[發明專利]半導體器件和形成半導體器件的方法

有效

• 申請號: 201910926998.0
• 申請日: 2019-09-27
• 公開（公告）號: CN110970381B
• 公開（公告）日: 2021-10-15
• 發明（設計）人: 郭宏瑞;李明潭;游珽崵
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L23/485
• 分類號: H01L23/485;H01L23/544;H01L21/56;H01L21/60
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

半導體器件包括密封第一集成電路管芯和第二集成電路管芯的模塑料；位于模塑料、第一集成電路管芯和第二集成電路管芯上方的介電層；以及位于介電層上方并且將第一集成電路管芯電連接到第二集成電路管芯的金屬化圖案。金屬化圖案包括多條導線。多條導線中的每條導線從金屬化圖案的第一區域穿過金屬化圖案的第二區域連續延伸至金屬化圖案的第三區域；并且在金屬化圖案的第二區域中具有相同類型的制造異常。本發明的實施例還涉及形成半導體器件的方法。

技術領域

本發明的實施例涉及半導體器件和形成半導體器件的方法。

背景技術

由于各個電子組件(例如，晶體管、二極管、電阻器、電容器等)的集成密度的不斷改進，半導體工業經歷了快速增長。在大多數情況下，集成密度的改進是由于最小部件尺寸的重復減小，這允許將更多組件集成到給定的區域。隨著對縮小電子器件的需求的增長，出現了對半導體管芯的更小且更具創造性的封裝技術的需求。這種封裝系統的實例是疊層封裝(PoP)技術。在PoP器件中，頂部半導體封裝件堆疊件在底部半導體封裝件的頂部上，以提供高水平的集成度和組件密度。PoP技術通常能夠在印刷電路板(PCB)上生產具有功能增強和占用面積小的半導體器件。

發明內容

本發明的實施例提供了一種半導體器件，包括：模塑料，密封第一集成電路管芯和第二集成電路管芯；介電層，位于所述模塑料、所述第一集成電路管芯和所述第二集成電路管芯上方；以及金屬化圖案，位于所述介電層上方并且將所述第一集成電路管芯電連接到所述第二集成電路管芯，其中，所述金屬化圖案包括多條導線，并且其中，所述多條導線中的每條導線：從所述金屬化圖案的第一區域穿過所述金屬化圖案的第二區域連續延伸至所述金屬化圖案的第三區域；以及在所述金屬化圖案的第二區域中具有相同類型的制造異常。

本發明的另一實施例提供了一種形成半導體器件的方法，包括：將第一集成電路管芯和第二集成電路管芯密封在模塑料中；在所述第一集成電路管芯、所述第二集成電路管芯和所述模塑料上方沉積晶種層；在所述晶種層上方沉積光刻膠；對所述光刻膠的第一圖案化區域實施第一曝光工藝以限定第一曝光區域；在實施所述第一曝光工藝后，對所述光刻膠的第二圖案化區域實施第二曝光工藝，以限定第二曝光區域，其中，所述第一圖案化區域與所述第二圖案化區域在拼接區域中重疊；顯影所述光刻膠以限定從所述第一圖案區域穿過所述拼接區域延伸到所述第二圖案區域的第一開口；在所述第一開口中鍍導電材料，其中，所述導電材料電連接所述第一集成電路管芯和所述第二集成電路管芯；以及去除所述光刻膠。

本發明的又一實施例提供了一種形成半導體器件的方法，包括：在所述第一管芯、所述第二管芯和所述模塑料上方沉積光刻膠，其中，所述模塑料設置在所述第一管芯和所述第二管芯周圍；使用所述第一光掩模掩模版對所述光刻膠的第一圖案化區域實施第一曝光工藝；在實施所述第一曝光工藝之后，使用第二光掩模掩模版對所述光刻膠的第二圖案化區域實施第二曝光工藝，其中，所述第一圖案化區域和所述第二圖案化區域在拼接區域中重疊，其中，實施所述第一曝光工藝包括將所述第一光掩模掩模版的第一三角形開口放置在所述拼接區域正上方，并且其中，實施所述第二曝光工藝包括將所述第二光掩模掩模版的第二三角形開口放置在所述拼接區域正上方；顯影所述光刻膠以在所述光刻膠中形成第三開口，其中，所述第三開口從所述第一圖案區域穿過所述拼接區域延伸到所述第二圖案化區域；以及在所述第三開口中電導電材料，其中，所述導電材料將所述第一管芯電連接到所述第二管芯。

附圖說明

當結合附圖進行閱讀時，從以下詳細描述可以最佳理解本發明的各個方面。應該指出，根據工業中的標準實踐，各個部件未按比例繪制。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。

圖1至圖3、圖4A、圖4B、圖5至圖10、圖11A、圖11B、圖11C、圖12A、圖12B和圖12C示出了根據各個實施例的制造半導體封裝件的中間步驟的變化視圖。

圖12D示出了根據各個實施例的光刻工藝的曝光強度的曲線圖。