[發(fā)明專利]一種高速SPI主模式控制器

有效

• 申請?zhí)枺?/td>: 201910924892.7
• 申請日: 2019-09-27
• 公開（公告）號: CN110673524B
• 公開（公告）日: 2020-09-22
• 發(fā)明（設計）人: 蘭田田;胡勝發(fā)
• 申請（專利權(quán)）人: 安凱（廣州）微電子技術(shù)有限公司
• 主分類號: G05B19/042
• 分類號: G05B19/042
• 代理公司: 廣州三環(huán)專利商標代理有限公司 44202
• 代理人: 郭浩輝;麥小嬋

1.一種高速SPI主模式控制器，由PLL提供時鐘信號，其特征在于：整個控制器分為：

慢速時鐘域：包括DMA控制接口，負責控制器收發(fā)數(shù)據(jù)和內(nèi)存之間的直通，并實現(xiàn)DMA總線協(xié)議的轉(zhuǎn)換；

以及高速時鐘域；

所述高速時鐘域包括：

軟件交互接口：用于CPU讀寫控制器的控制和狀態(tài)寄存器，

接口時鐘生成單元：用于生成分頻后的SPI接口時鐘信號，

回讀數(shù)據(jù)校準單元：接收SPI Flash傳來的數(shù)據(jù)，

接收控制單元和發(fā)送控制單元：處理收發(fā)SPI Flash數(shù)據(jù)信號，

以及管腳延時控制單元：用于實現(xiàn)SPI的高速IO的時序控制；

PLL通過不同的時鐘分頻器，提供兩個主時鐘信號，其中給慢速時鐘域提供慢速時鐘信號，給高速時鐘域提供高速源時鐘信號。

2.如權(quán)利要求1所述的一種高速SPI主模式控制器，其特征在于：接口時鐘生成單元給管腳延時控制單元提供時鐘信號，管腳延時控制單元連接回讀數(shù)據(jù)校準單元并給回讀數(shù)據(jù)校準單元提供補償時鐘，回讀數(shù)據(jù)校準單元連接接收控制單元。

3.如權(quán)利要求1或2所述的一種高速SPI主模式控制器，其特征在于：高速源時鐘信號的頻率固定為SPI接口時鐘信號頻率的整數(shù)倍。

4.如權(quán)利要求3所述的一種高速SPI主模式控制器，其特征在于：高速源時鐘信號的頻率固定為SPI接口時鐘信號頻率的2倍，此時接口時鐘生成單元生成二分頻后的SPI接口時鐘。

5.如權(quán)利要求1所述的一種高速SPI主模式控制器，其特征在于：慢速時鐘域和高速時鐘域之間通過數(shù)據(jù)緩存單元進行隔離，用于進行隔離的數(shù)據(jù)緩存單元為接收數(shù)據(jù)緩存單元以及發(fā)送數(shù)據(jù)緩存單元。

6.如權(quán)利要求5所述的一種高速SPI主模式控制器，其特征在于：接收數(shù)據(jù)緩存單元以及發(fā)送數(shù)據(jù)緩存單元均為異步FIFO數(shù)據(jù)緩存單元。

7.如權(quán)利要求1所述的一種高速SPI主模式控制器，其特征在于：所述回讀數(shù)據(jù)校準單元包括相互連接的兩級寄存器，其中第一級寄存器的輸出端連接于第二級寄存器的輸入端，第二級寄存器的輸出端連接到移位寄存器；第一級寄存器的時鐘信號來自于補償時鐘信號，第二級寄存器和移位寄存器的時鐘信號均來自于高速源時鐘信號。

8.如權(quán)利要求7所述的一種高速SPI主模式控制器，其特征在于：第二級寄存器直接用高速源時鐘信號的下降沿鎖存第一級寄存器的輸出數(shù)據(jù)，之后第二級寄存器的輸出經(jīng)過組合邏輯通路在高速源時鐘信號的上升沿鎖存到移位寄存器。

9.如權(quán)利要求1所述的一種高速SPI主模式控制器，其特征在于：管腳延時控制單元內(nèi)設有補償電路用于補償SPI控制器內(nèi)部用于采樣接收數(shù)據(jù)時鐘和管腳的SPI CLOCK信號的延時。

10.如權(quán)利要求1所述的一種高速SPI主模式控制器，其特征在于：軟件交互接口支持選擇接口模式Dual SPI、Qual SPI或標準的SPI接口。