[發明專利]半導體裝置制造方法和半導體裝置

有效

• 申請號: 201910921660.6
• 申請日: 2019-09-27
• 公開（公告）號: CN110957356B
• 公開（公告）日: 2023-05-23
• 發明（設計）人: 徐永昌;潘昇良;林煥哲;郭國憑
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L29/417
• 分類號: H01L29/417;H01L29/78;H01L21/336
• 代理公司: 隆天知識產權代理有限公司 72003
• 代理人: 張福根;付文川

一種半導體裝置制造方法，包括蝕刻通孔通過介電層和蝕刻停止層(ESL)到源極/漏極接點、在源極/漏極接點的頂表面中形成凹陷，使得源極/漏極接點的頂表面是凹的、以及在通孔的側壁上形成氧化物襯墊。氧化物襯墊捕捉藉由蝕刻通過介電層和蝕刻停止層的通孔所留下的雜質，其中蝕刻步驟、形成凹陷的步驟以及形成氧化物襯墊的步驟在第一腔室中執行。半導體裝置制造方法更包括執行移除氧化物襯墊的預清洗和在通孔中沉積金屬。

技術領域

本公開系關于一種半導體裝置制造方法，特別是可以降低導電特征的電阻的半導體裝置制造方法。

背景技術

半導體裝置用于各種電子應用，例如個人電腦、手機、數位相機以及其他電子設備。半導體裝置通常通過在半導體基板上順序地沉積絕緣或介電層、導電層以及半導體材料層，并且使用微影制程圖案化各種材料層以在其上形成電路部件和元件來制造。

半導體工業通過在半導體技術的創新繼續增加在積體電路(integratedcircuit；IC)中的電子部件(例如：電晶體、二極體、電阻、電容等)的密度，例如逐漸減小最小特征尺寸、三維(3D)電晶體結構(例如：鰭式場效電晶體(FinFET))、增加互連級別(interconnect?level)的數量以及在半導體基板上方堆疊的內部互連層內的非半導體記憶體(例如鐵電隨機存取記憶體(random?access?memory；RAM)或FRAM，以及磁阻式RAM或MRAM)。然而，隨著最小特征尺寸的減小，出現了應該解決的額外問題。

發明內容

本公開提供一種半導體裝置制造方法，包括形成通過在源極/漏極接點上的介電層的通孔；通過通孔形成凹陷，以形成源極/漏極接點的彎曲頂表面；在通孔的側壁上形成氧化物襯墊；以及移除氧化物襯墊。

本公開提供一種半導體裝置制造方法，包括蝕刻通孔通過介電層和蝕刻停止層(ESL)到源極/漏極接點；在源極/漏極接點的頂表面中形成凹陷，使得源極/漏極接點的頂表面是凹的；在通孔的側壁上形成氧化物襯墊，其中氧化物襯墊捕捉藉由蝕刻通過介電層和蝕刻停止層的通孔所留下的雜質，其中蝕刻步驟、形成凹陷的步驟以及形成氧化物襯墊的步驟在第一腔室中執行；執行預清洗，其中預清洗包括移除氧化物襯墊；以及在通孔中沉積金屬，其中執行預清潔和沉積金屬的步驟在不同于第一腔室的第二腔室中原位執行。

本公開提供一種半導體裝置，包括源極/漏極區；設置在源極/漏極區上方的蝕刻停止層(ESL)；設置在源極/漏極區上方和蝕刻停止層下方的金屬接點；以及設置在金屬接點上的通孔-內部互連層，其中通孔-內部互連層與金屬接點的界面包括半圓形狀，其中蝕刻停止層突出于通孔-內部互連層的一部分之上，其中通孔-內部互連層包括鎢(W)，其中在通孔-內部互連層中的α相位鎢與β相位鎢的量的比率為約100％。

附圖說明

本公開的觀點從后續實施例以及附圖可以更佳理解。須知示意圖系為范例，并且不同特征并無示意于此。不同特征的尺寸可能任意增加或減少以清楚論述。

圖1是根據本公開實施例的在三維視圖中的FinFET的示意圖。

圖2至圖12A和圖13是根據本公開實施例的在用于形成導電特征的示例方法期間的相應階段中的相應中間結構的示意圖。

圖12B和圖12C是根據本公開實施例的鎢的α相位和β相位的特性。

其中，附圖標記說明如下：

42～半導體基板

44～隔離區

46～鰭片

48～界面介電層

50～冗余柵極

52～罩幕

54～柵極間隔物

56～磊晶源極/漏極區