[發明專利]嵌入式存儲器

有效

• 申請號: 201910911217.0
• 申請日: 2019-09-25
• 公開（公告）號: CN110690223B
• 公開（公告）日: 2022-04-12
• 發明（設計）人: 武澤翰;曹永贊
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H01L27/1157
• 分類號: H01L27/1157;G11C16/14
• 代理公司: 上海盈盛知識產權代理事務所(普通合伙) 31294
• 代理人: 董琳;高德志

1.一種嵌入式存儲器，其特征在于，包括：

主處理器；

嵌入式閃存結構；

若干第二裸閃存結構；

其中，所述嵌入式閃存結構包括封裝在一起的控制器和若干第一裸閃存結構；

所述若干第一裸閃存結構和第二裸閃存結構中均具有閃存陣列，所述第一裸閃存結構中的閃存陣列為嵌入式閃存陣列，所述第二裸閃存結構中的閃存陣列為非嵌入式閃存陣列，所述第一裸閃存結構和所述第二裸閃存結構均為僅具有閃存陣列和外圍電路的閃存存儲芯片；

所述控制器包括若干輸入端和若干輸出端，所述若干輸出端包括若干嵌入式輸出端和若干非嵌入式輸出端；

所述若干嵌入式輸出端與若干第一裸閃存結構中的閃存陣列連接；

所述主處理器與所述嵌入式閃存結構中的控制器的部分輸入端連接；

所述若干第二裸閃存結構中的閃存陣列相應的與嵌入式閃存結構中的控制器的非嵌入式輸出端連接。

2.如權利要求1所述的嵌入式存儲器，其特征在于，所述主處理器用于向嵌入式閃存結構和若干第二裸閃存結構發送操作指令，所述控制器用于解析所述操作指令并根據解析后的操作指令對嵌入式閃存結構或若干第二裸閃存結構中對應的閃存陣列進行操作。

3.如權利要求2所述的嵌入式存儲器，其特征在于，所述操作指令包括讀取指令，寫入指令和擦除指令，所述操作包括讀取操作，寫入操作和擦除操作。

4.如權利要求2所述的嵌入式存儲器，其特征在于，所述主處理器還用于向嵌入式閃存結構和若干第二裸閃存結構發送數據以及接收從嵌入式閃存結構和若干第二裸閃存結構讀取的數據。

5.如權利要求1所述的嵌入式存儲器，其特征在于，所述主處理器與所述嵌入式閃存結構的控制器的連接方式為并行連接或異步串行連接。

6.如權利要求5所述的嵌入式存儲器，其特征在于，數據在所述主處理器與所述嵌入式閃存結構的控制器之間傳輸的模式為半雙工模式或全雙工模式。

7.如權利要求1所述的嵌入式存儲器，其特征在于，所述閃存陣列為NAND閃存陣列、MRAM閃存陣列、PRAM閃存陣列、RRAM閃存陣列或FeRAM閃存陣列。

8.如權利要求1或7所述的嵌入式存儲器，其特征在于，所述第一裸閃存結構中的閃存陣列與所述第二裸閃存結構中的閃存陣列類型不同。

9.如權利要求1所述的嵌入式存儲器，其特征在于，還包括PCB板，所述PCB板上具有第一線路和若干第二線路，所述主處理器、嵌入式閃存結構和若干第二裸閃存結構位于PCB板上，所述主處理器與所述嵌入式閃存結構的控制器的部分輸入端通過第一線路連接；所述若干第二裸閃存結構中的閃存陣列相應的與嵌入式閃存結構中的控制器的非嵌入式輸出端通過若干第二線路連接。

10.如權利要求9所述的嵌入式存儲器，其特征在于，所述第一線路和第二線路均包括若干指令傳輸線和數據傳輸線。

11.如權利要求1所述的嵌入式存儲器，其特征在于，所述控制器與所述若干第一裸閃存結構通過塑封層封裝在一起，所述塑封層暴露出與控制器的輸入接口和非嵌入式輸出接口連接的若干焊盤。

12.如權利要求11所述的嵌入式存儲器，其特征在于，所述塑封層中具有將所述控制器的若干嵌入式輸出端與若干第一裸閃存結構中的嵌入式閃存陣列連接的若干互連線。

13.如權利要求11所述的嵌入式存儲器，其特征在于，在主處理器中預設所述第一裸閃存結構和第二裸閃存結構的操作優先級，通過控制器控制優先讀寫的裸閃存結構。

14.如權利要求13所述的嵌入式存儲器，其特征在于，所述操作優先級根據實際應用情況或者實際操作情況自動產生變化。

15.如權利要求13所述的嵌入式存儲器，其特征在于，所述操作優先級包括優先讀寫所述若干第一裸閃存結構，在存儲容量到達預定閾值時再讀寫所述若干第二裸閃存結構。