[發明專利]堆疊存儲器及ASIC裝置

在審

• 申請號: 201910896376.8
• 申請日: 2019-09-20
• 公開（公告）號: CN112185964A
• 公開（公告）日: 2021-01-05
• 發明（設計）人: 葉騰豪;胡志瑋;呂函庭
• 申請（專利權）人: 旺宏電子股份有限公司
• 主分類號: H01L27/112
• 分類號: H01L27/112;H01L21/768;H01L23/528
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 任巖

本發明涉及一種包括存儲器芯片的裝置，所述存儲器芯片具有存儲器陣列、與存儲器陣列的數據攜帶節點通信的位線以及與存儲器陣列的某些柵極控制節點通信的字線。存儲器芯片具有在各自存儲器芯片內連線位置處形成于內連線表面上的接合墊。存儲器陣列的每個位線及每個字線包括芯片的導電層中的各自著陸墊，且這些著陸墊經由重布線導體連接至一組存儲器芯片接合墊中的每一個。用于位線的重布線導體具有正平均側向信號行進距離，其小于用于字線的重布線導體的正平均側向信號行進距離。

技術領域

本發明是有關一種集成電路存儲器裝置。

背景技術

在高密度存儲器裝置的制造中，集成電路上每單位面積的數據的量可為關鍵因素。因此，由于存儲器裝置的臨界尺寸接近技術限制，已提出用于堆疊存儲器單元的多層式的(multiple levels)技術以便達成每一位更大儲存密度及更低成本。此外，正部署新存儲器技術，包括相變存儲器、鐵磁性存儲器、金屬氧化物類存儲器等等。

正部署的存儲器技術可能需要與執行支持周邊電路(諸如用于地址譯碼器、狀態機及命令譯碼器的邏輯)不同的制造步驟順序。作為支持存儲器陣列及周邊電路兩者的制造步驟的需求的結果，實施存儲器裝置所需的生產線可能更昂貴，或在實施于周邊電路中的電路類型中進行折衷。這會對使用更先進技術制得的集成電路造成更高的成本。

在以引用的方式并入本文中的陳(Chen)的美國專利第9,240,405號中，描述具有芯片外周邊電路的存儲器裝置。所述裝置適用于低成本制造。裝置的存儲器電路及周邊電路在堆疊結構的不同層中實施。存儲器電路層及周邊電路層包括互補的內連線表面，所述互補內連線表面配對在一起之后在存儲器電路與周邊電路之間建立電氣互連。存儲器電路層及周邊電路層可在不同制造線上的不同基板上使用不同工藝分別地形成。分開的電路可接著堆疊且封裝在一起。

所述概念提供多個益處。首先，通常位于存儲器芯片的周邊區域中的電路，諸如感測放大器、列及行譯碼器以及控制器，可移動至周邊電路層，從而在存儲器電路芯片上不留下存儲器陣列自身。因此，最小晶粒大小可在存儲器電路芯片上實現，從而改良產率。其次，兩個芯片中的每一個可使用對于其特定需要而言最佳的工藝制造。舉例而言，存儲器電路芯片可在3D存儲器陣列的多個層中制造而周邊電路芯片可通過針對先進CMOS技術優化的工藝制造，因此改良兩者的結果。第三，存儲器陣列節點與周邊電路芯片(其可為ASIC芯片)的直接接合可實施用于優化Von Neumann架構的最近推動的“存儲器內運算(in-memorycomputation)”或“存儲器內處理器(processor in memory)”技術。此類直接接合允許較少數據移動、較短延遲以及較少功率消耗。

然而，出現問題，這是因為自一個芯片至另一芯片可能需要潛在地大數量的連接。這些可包括用于存儲器電路的每一位線的至少一個連接及用于每一字線的至少一個連接。在三維存儲器陣列以及一些其他存儲器陣列結構中，額外連接是此類導體所需的，例如共同源極線、串選擇線、接地選擇線以及電力線。這些合起來可能需要數千個內連線。由于內連線通常包括比將電氣信號攜帶至存儲器電路或自其攜帶存儲器電路中的電氣信號的導體大得多的接合墊，其通常無法設置于非常靠近其所連接至的存儲器電路導體。在一些情況下，存儲器電路信號必須側向行進較大距離以便達至其經分配的內連線襯墊。因此，存儲器帶寬可能受限，且側向延伸導體在位線或字線設置操作期間可產生額外寄生RC延遲及更高功率消耗。

發明內容

附圖