[發(fā)明專利]一種基于Systemverilog和Matlab算法可擴(kuò)展的全隨機(jī)全自動(dòng)驗(yàn)證方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201910886194.2
• 申請(qǐng)日: 2019-09-19
• 公開（公告）號(hào): CN110674616B
• 公開（公告）日: 2023-02-24
• 發(fā)明（設(shè)計(jì)）人: 楊澍寧;呂悅川;錢煒
• 申請(qǐng)（專利權(quán)）人: 北京智聯(lián)安科技有限公司
• 主分類號(hào): G06F30/398
• 分類號(hào): G06F30/398
• 代理公司: 北京睿智保誠(chéng)專利代理事務(wù)所(普通合伙) 11732
• 代理人: 周新楣

本發(fā)明公開了一種基于Systemverilog和Matlab算法可擴(kuò)展的全隨機(jī)全自動(dòng)驗(yàn)證方法，整個(gè)驗(yàn)證方法分為2個(gè)分支，2個(gè)分支并行運(yùn)行，互相的交互依靠全局變量控制；環(huán)境控制部分根據(jù)給定的或者隨即產(chǎn)生的隨機(jī)種子，并根據(jù)設(shè)定好的所有約束產(chǎn)生所有需要的配置參數(shù)和原始待測(cè)數(shù)據(jù)，其中分支一為模型通路，分支二為真實(shí)數(shù)據(jù)通路。本發(fā)明通過兩條通路并行計(jì)算，無論仿真工具先進(jìn)行哪個(gè)通路的計(jì)算都可以得到正確結(jié)果，并且所有的仿真時(shí)間都消耗在了真實(shí)數(shù)據(jù)通路中，模型通路僅僅占用一些仿真CPU計(jì)算時(shí)間，極大加速仿真速度。

技術(shù)領(lǐng)域

本發(fā)明涉及一種基于Systemverilog和Matlab算法可擴(kuò)展的全隨機(jī)全自動(dòng)驗(yàn)證方法，更具體的說是一種使用Systemverilog語言作為環(huán)境語言搭建的仿真平臺(tái)，通過DPI-C調(diào)用C中間接口層模型，然后通過調(diào)用C-Matlab API 實(shí)現(xiàn)的全自動(dòng)，無額外文件開銷、無圖形化、無干預(yù)的全隨機(jī)驗(yàn)證方法。

背景技術(shù)

在許多集成電路領(lǐng)域都需要使用算法模型進(jìn)行電路的功能驗(yàn)證，以便保證硬件電路的實(shí)現(xiàn)和算法實(shí)現(xiàn)完全一致。例如通信、人工智能領(lǐng)域等。且目前大部分算法模型皆用Matlab等語言實(shí)現(xiàn)。此類電路驗(yàn)證方法主要集中在以下幾個(gè)方面：

1、使用標(biāo)準(zhǔn)的UVM（Universal Verification Methodology）系統(tǒng)進(jìn)行搭建，并將算法用Systemverilog實(shí)現(xiàn)后集成；

2、使用其他語言實(shí)現(xiàn)的算法模型，但是和驗(yàn)證平臺(tái)互相獨(dú)立，通過互相產(chǎn)生中間結(jié)果文件，然后讀入仿真平臺(tái)進(jìn)行比對(duì)；

3、使用算法模型輸出特定數(shù)量源文件和結(jié)果文件，然后灌入到仿真平臺(tái)進(jìn)行激勵(lì)產(chǎn)生和結(jié)果比對(duì)；

4、使用算法平臺(tái)，例如MATLAB等，自帶仿真器調(diào)入RTL（Register TransferLevel）待測(cè)電路進(jìn)行仿真，其平臺(tái)需要用算法語言，例如MATLAB等實(shí)現(xiàn)；

5、通過Systemverilog和C的DPI-C接口傳入部分參數(shù)和數(shù)據(jù)，然后調(diào)用Python等語言。

目前進(jìn)行復(fù)雜算法驗(yàn)證主要集中在以上幾個(gè)方面。以上的方案利用了現(xiàn)在流行的Systemverilog、System C等語言和UVM搭建仿真平臺(tái)。通過文件或者傳遞參數(shù)的方式進(jìn)行仿真，從而達(dá)到利用算法模型驗(yàn)證硬件電路的目的。

現(xiàn)有技術(shù)雖然實(shí)現(xiàn)較為簡(jiǎn)單，但是整個(gè)過程中存在需要編寫大量腳本、使用圖像化界面、產(chǎn)生額外文件、無法實(shí)時(shí)同步計(jì)算實(shí)時(shí)打印信息、調(diào)試復(fù)雜等缺點(diǎn)。下面一一對(duì)上述問題進(jìn)行說明：

1、使用UVM平臺(tái)對(duì)調(diào)試有很高的門檻，且前期搭建需要很長(zhǎng)時(shí)間，激勵(lì)和采集信號(hào)也使用類似的任務(wù)方式，需要對(duì)UVM的相關(guān)知識(shí)有很高的要求，后續(xù)接替的工程師也需要花大量時(shí)間進(jìn)行平臺(tái)熟悉。算法部分使用Systemverilog進(jìn)行編寫，因此需要算法工程師熟悉此語言，或者驗(yàn)證工程師重新移植到此平臺(tái)上。這些都對(duì)整個(gè)算法產(chǎn)生了更改和變數(shù)。

2、如果仿真循環(huán)數(shù)很大，會(huì)造成很多額外文件的產(chǎn)生，拖累整個(gè)系統(tǒng)，并造成調(diào)試的難度。

3、隨機(jī)化受限，只能對(duì)特定數(shù)目或者特定源數(shù)據(jù)進(jìn)行仿真，無法保證覆蓋所有參數(shù)和數(shù)據(jù)，容易漏掉某些極端情況，且需要進(jìn)行人工干預(yù)。

4、需要使用算法語言，例如Matlab等，的自帶平臺(tái)進(jìn)行集成和仿真。因?yàn)橛袌D形界面或者算法語言平臺(tái)的介入，導(dǎo)致拖慢系統(tǒng)仿真速度和需要額外平臺(tái)經(jīng)驗(yàn)。

5、目前在算法領(lǐng)域如通信中，大部分算法使用Matlab，因此需要算法的重寫移植，并且無法實(shí)現(xiàn)Matlab中的圖形化顯示數(shù)據(jù)。Python數(shù)據(jù)接口較為復(fù)雜。

發(fā)明內(nèi)容

為了解決上述技術(shù)問題，本發(fā)明的目的是提供一種基于Systemverilog和Matlab算法可擴(kuò)展的全隨機(jī)全自動(dòng)驗(yàn)證方法。