[發明專利]一種基于Systemverilog和Matlab算法可擴展的全隨機全自動驗證方法

有效

• 申請號: 201910886194.2
• 申請日: 2019-09-19
• 公開（公告）號: CN110674616B
• 公開（公告）日: 2023-02-24
• 發明（設計）人: 楊澍寧;呂悅川;錢煒
• 申請（專利權）人: 北京智聯安科技有限公司
• 主分類號: G06F30/398
• 分類號: G06F30/398
• 代理公司: 北京睿智保誠專利代理事務所(普通合伙) 11732
• 代理人: 周新楣

1.一種基于Systemverilog和Matlab算法可擴展的全隨機全自動驗證方法，其特征在于，整個驗證方法分為2個分支，2個分支并行運行，互相的交互依靠全局變量控制，具體如下：

環境控制部分根據給定的或者隨即產生的隨機種子，并根據設定好的所有約束產生所有需要的配置參數和原始待測數據；

分支一、模型通路：

1）通過DPI-C將上述參數和數據全部傳遞給C中間層，這些數據會經過數據轉換，成為C識別的數據格式；所有的數據都可以在調試需要時在宏的控制下打印到命令行或者生成文件；

2）C中間層通過調用C-Matlab引擎，生成Matlab所用的double型數據，并且將參數和數據轉化成double型數據賦值給Matlab變量，且其中并沒有精度損失；

3）通過調用Matlab函數，將所有參數和數據傳遞給Matlab算法模型；

4）算法模型收到參數和數據，更新內部變量，進行計算；

5）算法模型將結果數據通過指針的方式回傳給C中間層，數據精度依舊沒有損失；

6）C中間層將收到的數據通過指針的方式回傳給仿真平臺；

7）Systemverilog收到C中間層回傳的數據，將他們送到數據自動對比模塊；

8）自動對比模塊拿到模型計算后的數據，和硬件電路產生的結果進行自動比對，如有錯誤，則打印錯誤數據；

分支二、真實數據通路：

1）將隨機產生的上述參數和數據按照硬件電路的時序配置到電路中；

2）待電路計算完畢，返回相應計算結果；

3）將結果傳遞給自動對比模塊進行數據比對驗證。

2.根據權利要求1所述的基于Systemverilog和Matlab算法可擴展的全隨機全自動驗證方法，其特征在于，所述分支一的步驟3）并不消耗仿真時間，不會調用圖形界面，不會產生額外文件。

3.根據權利要求1所述的基于Systemverilog和Matlab算法可擴展的全隨機全自動驗證方法，其特征在于，所述分支一的步驟4）過程中如需調試，同樣可以打開打印和生成數據文件，并且可以將數據以圖形方式展現，有利于調試過程。

4.根據權利要求1所述的基于Systemverilog和Matlab算法可擴展的全隨機全自動驗證方法，其特征在于，所述分支一的步驟6）中也可以添加打印命令行或者文件的方式進行調試。