[發(fā)明專利]反相器、GOA電路及顯示面板

有效

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• 申請日: 2019-09-17
• 公開（公告）號: CN110728940B
• 公開（公告）日: 2020-12-08
• 發(fā)明（設計）人: 奚蘇萍
• 申請（專利權）人: 深圳市華星光電半導體顯示技術有限公司
• 主分類號: G09G3/20
• 分類號: G09G3/20
• 代理公司: 深圳翼盛智成知識產(chǎn)權事務所(普通合伙) 44300
• 代理人: 黃威

本申請實施例提供的反相器、GOA電路及顯示面板，該反相器包括第一晶體管、第二晶體管、第三晶體管、第四晶體管、第一測試晶體管、第二測試晶體管以及第三測試晶體管。本申請實施例提供的反相器、GOA電路及顯示面板，通過采用在反相器內(nèi)設置第一測試晶體管、第二測試晶體管以及第三測試晶體管，從而使得通過不同的導通方式來實現(xiàn)不同的反相器配比，可以降低成本，實現(xiàn)反相器配比多樣性。

技術領域

本申請涉及顯示技術領域，具體涉及一種反相器、GOA電路及顯示面板。

背景技術

Gate Driver On Array，簡稱GOA，也就是利用現(xiàn)有薄膜晶體管陣列制程將行掃描驅動信號電路制作在陣列基板上，實現(xiàn)逐行掃描的驅動方式。為了使得GOA電路輸出的信號的波形正常，就需要使得上拉節(jié)點保持正常該有的電位。為了使得上拉節(jié)點的波形正常，就需要確保GOA電路內(nèi)的反相器正常工作。而對于反相器,不同的晶體管尺寸配比，會使得反相器內(nèi)晶體管受到的壓力不同，反相器比例不合適，會使得反相器內(nèi)的晶體管的閾值電壓偏移嚴重，長時間工作時，其晶體管的電性容易受到破壞，從而導致反相器不能夠正常工作，上拉節(jié)點的波形就會變形嚴重,影響GOA電路輸出的信號的波形。

雖然模擬能看出不同晶體管配比下，GOA電路輸出的信號的波形的輸出情況，但是實際晶體管加電后所受的電壓與模擬差異較大，且模擬很難準確給出相應薄膜晶體管的電性曲線，這就導致模擬與實際不能很好匹配。這種情況下，通常需要通過實際作出相應顯示面板來驗證其在實際情況下的穩(wěn)定性，才能確定哪種配比下的反相器更加好。但是，驗證不同的反相器比例則需要更改相應的光罩設計，而一套光罩花費較大，通常不能做到很系統(tǒng)的驗證。

發(fā)明內(nèi)容

本申請實施例的目的在于提供一種反相器、GOA電路及顯示面板，能夠解決現(xiàn)有的對反相器比例進行驗證而造成的成本較高的技術問題。

本申請實施例提供一種反相器，所述反相器應用于GOA電路中，所述GOA電路具有一上拉節(jié)點，所述反相器包括：第一晶體管、第二晶體管、第三晶體管、第四晶體管、第一測試晶體管、第二測試晶體管以及第三測試晶體管；

所述第一晶體管的柵極、所述第一晶體管的源極以及所述第三晶體管的源極電性連接于第一測試信號線，所述第一晶體管的漏極、所述第二晶體管的漏極以及所述第三晶體管的柵極均電性連接于第一節(jié)點，所述第二晶體管的柵極以及所述第四晶體管的柵極均電性連接于所述上拉節(jié)點，所述第二晶體管的源極以及所述第四晶體管的源極均電性連接于恒壓低電平信號，所述第三晶體管的漏極以及所述第四晶體管的漏極均電性連接第二節(jié)點；

其中，所述第一測試晶體管的柵極、所述第二測試晶體管的柵極以及所述第三測試晶體管的柵極均電性連接于所述第一節(jié)點，所述第一測試晶體管的漏極、所述第二測試晶體管的漏極以及所述第三測試晶體管的漏極均電性連接于所述第二節(jié)點，所述第一測試晶體管的源極電性連接于第二測試信號線，所述第二測試晶體管的源極電性連接于第三測試信號線，所述第三測試晶體管的源極電性連接于第四測試信號線。

在本申請所述的反相器中，所述第一晶體管、所述第二晶體管、所述第三晶體管、所述第四晶體管、所述第一測試晶體管、所述第二測試晶體管以及所述第三測試晶體管均為低溫多晶硅薄膜晶體管、氧化物半導體薄膜晶體管或非晶硅薄膜晶體管。

在本申請所述的反相器中，所述第一晶體管、所述第二晶體管、所述第三晶體管、所述第四晶體管、所述第一測試晶體管、所述第二測試晶體管以及所述第三測試晶體管均為同種類型的晶體管。

在本申請所述的反相器中，所述第一晶體管、所述第二晶體管、所述第三晶體管、所述第四晶體管、所述第一測試晶體管、所述第二測試晶體管以及所述第三測試晶體管均為N型晶體管或P型晶體管。

在本申請所述的反相器中，所述第一測試晶體管的尺寸、所述第二測試晶體管的尺寸、所述第三測試晶體管尺寸以及所述第三晶體管的尺寸均不相同。