[發明專利]集成電路器件及其形成方法

有效

• 申請號: 201910868960.2
• 申請日: 2019-09-16
• 公開（公告）號: CN111128882B
• 公開（公告）日: 2022-11-29
• 發明（設計）人: 江國誠;朱熙甯;程冠倫;王志豪
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/8234
• 分類號: H01L21/8234;H01L27/088;H01L21/336
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

本文提供了具有互連結構的集成電路器件和用于形成集成電路器件的方法的實例，互連結構包括掩埋互連導體。在一些實例中，該方法包括：接收襯底，該襯底包括從襯底的剩余部分延伸的多個鰭。在多個鰭之間形成間隔件層，并且在多個鰭之間的間隔件層上形成掩埋互連導體。在多個鰭之間的掩埋互連導體上形成一組覆蓋層。穿過一組覆蓋層蝕刻接觸凹槽，接觸凹槽暴露掩埋互連導體，并且在接觸凹槽中形成接觸件，該接觸件電耦合到掩埋互連導體。

技術領域

本發明的實施例涉及集成電路器件及其形成方法。

背景技術

半導體工業已經發展到納米技術工藝節點，以追求更高的器件密度、更高的性能和更低的成本。除了僅僅縮小器件外，電路設計人員正在尋求新的結構以提供更高的性能。探究的一個途徑是開發三維設計，例如鰭式場效應晶體管(FinFET)?？梢栽O想FinFET作為從襯底擠出并進入柵極的典型平面器件。制造示例性FinFET，其具有從襯底向上延伸的薄“鰭”(或鰭結構)。FET的溝道區形成在該垂直鰭中，并且柵極設置在鰭的溝道區上(例如，包裹)。柵極包裹鰭增加了溝道區和柵極之間的接觸面積，并允許柵極從多個側面控制溝道。這可以通過多種方式實現，并且在一些應用中，FinFET提供減小的短溝道效應、減少的泄漏和更高的電流。換句話說，它們可以比平面器件更快、更小、更有效。

為了電耦合FinFET和其他器件，集成電路可以包括互連結構，其中一層或多層導線電耦合到器件。整個電路尺寸和性能可取決于導線以及電路器件的數量和尺寸。

發明內容

本發明的實施例提供了一種形成集成電路器件的方法，包括：接收工件，所述工件包括襯底和從所述襯底延伸的多個鰭；在所述多個鰭之間形成間隔件層；在所述間隔件層上和所述多個鰭之間形成掩埋互連導體；在所述多個鰭之間的所述掩埋互連導體上形成一組覆蓋層；穿過所述一組覆蓋層形成接觸凹槽，所述接觸凹槽暴露所述掩埋互連導體以及在所述接觸凹槽中形成導電部件，所述導電部件電耦合到所述掩埋互連導體。

本發明的另一實施例提供了一種形成半導體器件的方法，包括：形成從襯底延伸的鰭元件；鄰近所述鰭元件沉積晶種層；在所述晶種層上方選擇性地形成第一金屬層；在所述半導體器件上方沉積一組介電覆蓋層，包括在所述第一金屬層上方沉積一組介電覆蓋層；在所述鰭元件的端部上方形成源極/漏極區；以及形成與所述源極/漏極區和所述第一金屬層接觸的第二金屬層。

本發明的又一實施例提供了一種集成電路器件，包括：襯底，所述襯底包括多個鰭，其中，所述多個鰭的第一鰭包括源極/漏極部件；間隔件層，設置在所述多個鰭之間；互連導體，設置在所述多個鰭之間并且沿著所述多個鰭的側壁，使得所述互連導體位于所述源極/漏極部件下方，并且使得所述間隔件層將所述互連導體與所述第一鰭分隔開；一組覆蓋層，設置在所述互連導體上；以及接觸件，耦合到所述源極/漏極部件，其中，所述接觸件延伸穿過所述一組覆蓋層以耦合到所述互連導體。

附圖說明

當結合附圖進行閱讀時，從以下詳細描述可最佳理解本發明的各個方面。應該強調，根據工業中的標準實踐，各個部件未按比例繪制并且僅用于說明的目的。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。

圖1A和圖1B是根據本發明的各個方面的制造具有掩埋導線的集成電路工件的方法的流程圖。

圖2至圖11是根據本發明的各個方面的經歷制造方法的工件的立體圖。

圖12至圖14是根據本發明的各個方面的穿過源極/漏極區截取的工件的橫截面圖示。

圖15是根據本發明的各個方面的穿過柵極區截取的工件的橫截面圖示。

圖16至圖19是根據本發明的各個方面的穿過源極/漏極區截取的工件的橫截面圖示。

圖20是根據本發明的各個方面的圖19中所示的工件的俯視圖。

具體實施方式