[發(fā)明專利]集成電路器件及其形成方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201910868960.2
• 申請(qǐng)日: 2019-09-16
• 公開（公告）號(hào): CN111128882B
• 公開（公告）日: 2022-11-29
• 發(fā)明（設(shè)計(jì)）人: 江國(guó)誠(chéng);朱熙甯;程冠倫;王志豪
• 申請(qǐng)（專利權(quán)）人: 臺(tái)灣積體電路制造股份有限公司
• 主分類號(hào): H01L21/8234
• 分類號(hào): H01L21/8234;H01L27/088;H01L21/336
• 代理公司: 北京德恒律治知識(shí)產(chǎn)權(quán)代理有限公司 11409
• 代理人: 章社杲;李偉

1.一種形成集成電路器件的方法，包括：

接收工件，所述工件包括襯底和從所述襯底延伸的多個(gè)鰭；

在所述多個(gè)鰭之間形成間隔件層；

在所述間隔件層上和所述多個(gè)鰭之間形成掩埋互連導(dǎo)體；

在所述多個(gè)鰭之間的所述掩埋互連導(dǎo)體上形成一組覆蓋層；

平坦化所述一組覆蓋層；

在所述平坦化之后，選擇性地回蝕刻所述間隔件層使得所述多個(gè)鰭上升到所述間隔件層之上；

在所述選擇性地回蝕刻之后，在所述多個(gè)鰭的端部上方形成多個(gè)源極/漏極部件，

穿過所述一組覆蓋層形成接觸凹槽，所述接觸凹槽暴露所述掩埋互連導(dǎo)體以及

在所述接觸凹槽中形成導(dǎo)電部件，所述導(dǎo)電部件電耦合到所述掩埋互連導(dǎo)體，

其中，整個(gè)所述掩埋互連導(dǎo)體位于所述源極/漏極部件下方。

2.根據(jù)權(quán)利要求1所述的方法，其中，所述接觸凹槽的形成包括選擇性地蝕刻所述一組覆蓋層的第一覆蓋層。

3.根據(jù)權(quán)利要求2所述的方法，其中，所述第一覆蓋層的選擇性蝕刻底切所述一組覆蓋層的第二覆蓋層，使得去除所述第一覆蓋層的位于所述第二覆蓋層下方和任一側(cè)上的部分。

4.根據(jù)權(quán)利要求1所述的方法，其中，所述接觸凹槽的形成由所述間隔件層自對(duì)準(zhǔn)。

5.根據(jù)權(quán)利要求1所述的方法，其中，所述間隔件層設(shè)置在所述多個(gè)鰭的第一鰭和所述掩埋互連導(dǎo)體之間以及所述第一鰭和所述導(dǎo)電部件之間。

6.根據(jù)權(quán)利要求1所述的方法，其中，所述掩埋互連導(dǎo)體的形成包括：

在所述多個(gè)鰭之間的所述間隔件層上形成晶種層；以及

選擇性地在所述晶種層上沉積所述掩埋互連導(dǎo)體。

7.根據(jù)權(quán)利要求6所述的方法，其中，所述晶種層包括非晶硅。

8.一種形成半導(dǎo)體器件的方法，包括：

形成從襯底延伸的鰭元件；

鄰近所述鰭元件沉積晶種層；

在所述晶種層上方選擇性地形成第一金屬層；

在所述半導(dǎo)體器件上方沉積一組介電覆蓋層，包括在所述第一金屬層上方沉積一組介電覆蓋層；

在沉積所述一組介電覆蓋層之后，在所述鰭元件的端部上方形成源極/漏極區(qū)；以及

形成與所述源極/漏極區(qū)和所述第一金屬層接觸的第二金屬層，

其中，整個(gè)所述第一金屬層位于所述源極/漏極區(qū)下方。

9.根據(jù)權(quán)利要求8所述的方法，其中，在形成所述源極/漏極區(qū)之后以及形成所述第二金屬層之前，所述源極/漏極區(qū)與所述第一金屬層電隔離。

10.根據(jù)權(quán)利要求8所述的方法，還包括：在沉積所述晶種層之前，鄰近所述鰭元件形成介電層，其中，所述介電層設(shè)置在所述鰭元件和所述第一金屬層之間。

11.根據(jù)權(quán)利要求10所述的方法，其中，所述介電層還設(shè)置在所述鰭元件和所述第二金屬層之間。

12.根據(jù)權(quán)利要求8所述的方法，其中：

所述一組介電覆蓋層包括第一介電覆蓋層和第二介電覆蓋層；并且

形成所述第二金屬層包括通過選擇性地蝕刻所述第一介電覆蓋層來蝕刻接觸凹槽。

13.根據(jù)權(quán)利要求12所述的方法，其中，形成所述第二金屬層包括形成與所述一組介電覆蓋層接觸的所述第二金屬層。