[發明專利]一種高速光電混合互連通道階梯阻抗設計方法

有效

• 申請號: 201910859912.7
• 申請日: 2019-09-11
• 公開（公告）號: CN110677995B
• 公開（公告）日: 2020-12-11
• 發明（設計）人: 高劍剛;鄭浩;張弓;李川;王彥輝;胡晉;王玲秋;李滔
• 申請（專利權）人: 無錫江南計算技術研究所
• 主分類號: H05K3/00
• 分類號: H05K3/00
• 代理公司: 浙江千克知識產權代理有限公司 33246
• 代理人: 裴金華

本發明提供一種高速光電混合互連通道階梯阻抗設計方法，涉及PCB設計技術領域，該方法包括以下步驟：S1：獲取光纜內端接阻抗；S2：獲取傳輸通道阻抗差異閾值；S3：確定芯片端接阻抗；S4：確定電互連通道阻抗；S5：確定光互連通道印制線阻抗。本發明一種高速光電混合互連通道階梯阻抗設計方法綜合光纜端接阻抗、芯片端接阻抗、傳輸通道印制線阻抗、傳輸通道反射和損耗，分別優化確定電互連通道和光互連通道阻抗，在傳輸通道允許的反射范圍內，可以有效降低電互連通道損耗，延長電互連通道傳輸距離。

技術領域

本發明涉及PCB設計技術領域，

尤其是，本發明涉及一種高速光電混合互連通道階梯阻抗設計方法。

背景技術

隨著高速串行信號傳輸速率的不斷提高，高性能網絡系統一般在短距離傳輸使用電互連傳輸，機柜間長距離傳輸使用光纜傳輸，這就要求網絡插件板同時支持電與光纜互連傳輸。10Gbps以上速率高速信號一般采用差分信號傳輸，其質量主要通過信號完整性方法分析，主要的信號完整性問題包括反射、損耗、串擾等。損耗是由于印制線金屬電阻特性與介質非完全絕緣造成的信號能量損失；反射是指信號流經傳輸通道阻抗發生改變的地方便發生反射，造成波形失真。傳輸通道的反射與損耗都與印制線阻抗設計相關。

文獻【光模塊中剛柔線路板電連接寬帶阻抗匹配研究，2017，半導體光電，38（5），699-704】研究了線纜焊接處的阻抗設計，提出為減小信號反射，單端信號傳輸通道上印制線阻抗一般設計為50歐姆，差分信號印制線阻抗設計為100歐姆；文獻【高速串行接口接收端阻抗校正電路設計，2015，微電子學與計算機，32（12），54-58】提出差分信號傳輸的芯片內端接阻抗可通過電路配置，通道配置為100歐姆。因光纜內標準信號端接為100歐姆阻抗，為減小信號反射，插件板上電通道和光通道的傳輸線阻抗一般都使用100歐姆阻抗設計。

然而，光電互連通道阻抗都采用100歐姆阻抗的設計方法僅考慮降低傳輸通道反射，沒有將傳輸通道信號反射與損耗綜合起來考慮。

所以，如何設計一種合理的高速光電混合互連通道階梯阻抗設計方法，成為我們當前急需要解決的問題。

發明內容

本發明的目的在于提供一種綜合光纜端接阻抗、芯片端接阻抗、傳輸通道印制線阻抗、傳輸通道反射和損耗，分別優化確定電互連通道和光互連通道阻抗，在傳輸通道允許的反射范圍內，可以有效降低電互連通道損耗，延長電互連通道傳輸距離的高速光電混合互連通道階梯阻抗設計方法。

為達到上述目的，本發明采用如下技術方案得以實現的：

一種高速光電混合互連通道階梯阻抗設計方法，該方法包括以下步驟：

S1：獲取光纜內端接阻抗；

S2：獲取傳輸通道阻抗差異閾值；

S3：確定芯片端接阻抗；

S4：確定電互連通道阻抗；

S5：確定光互連通道印制線阻抗。

作為本發明的優選，執行步驟S1時，光纜內端接阻抗為100歐姆。

作為本發明的優選，執行步驟S2時，傳輸通道阻抗差異閾值不大于10歐姆。

作為本發明的優選，執行步驟S3時，芯片端接阻抗為光纜內端接阻抗加減傳輸通道阻抗差異閾值。

作為本發明的優選，執行步驟S3時，低阻抗設計的印制線更寬，能夠降低印制線損耗，則確定芯片端接阻抗為光纜內端接阻抗減去傳輸通道阻抗差異閾值。

作為本發明的優選，執行步驟S3時，芯片端接阻抗為90歐姆。

作為本發明的優選，執行步驟S4時，電互連通道兩端都是通過芯片端接，所以電互連通道阻抗等于芯片端接阻抗。