[發明專利]硅外延生長方法及半導體結構

在審

• 申請號: 201910842905.6
• 申請日: 2019-09-06
• 公開（公告）號: CN110544620A
• 公開（公告）日: 2019-12-06
• 發明（設計）人: 宋洋;馬雁飛;葉康
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: H01L21/02
• 分類號: H01L21/02;H01L21/336
• 代理公司: 31237 上海思微知識產權代理事務所(普通合伙)
• 代理人: 曹廷廷<國際申請>=<國際公布>=<進入

本發明提供一種硅外延生長方法及半導體結構，通過在側墻側的半導體襯底中形成開口，將所述開口作為硅生長窗口；在所述開口中進行硅外延生長工藝，形成硅外延層。使得在硅外延生長工藝時，硅外延層能夠位于所述開口中，能夠靈活的控制硅外延生長的厚度，從而給后續工藝提供更加寬的制程窗口；進一步的，由于硅外延層能夠在所述開口中均勻生長，能夠提供一定的拉應力或壓應力。

技術領域

本發明涉及集成電路制造技術領域，特別涉及一種硅外延生長方法及半導體結構。

背景技術

在半導體集成電路制造工藝中，SOI(Silicon-On-Insulator，即絕緣襯底上的硅)結構是一種常用結構，SOI結構是在頂層硅和硅襯底之間引入了一層埋氧化層，但SOI結構的一個缺點是由于頂層硅和內層埋氧化層的厚度的限制，對ESD未形成有效的保護。整合SOI和基體硅的混合結構，即FDSOI(全耗盡絕緣體上硅)技術，是一個很有效的解決方案。FDSOI技術，因其高速，極低能耗以及相對溫和的成本，已經被證明是極有前景的下一代CMOS之一。近期的一些研究表明結合FDSOI和HKMG技術已經引起了全球范圍內的廣泛關注，特別是低能耗的特點。而且，FDSOI技術中通過使用背壓的方式，可以更好地控制晶體管的閾值電壓(Vt)。

FDSOI生產技術中：SOI硅片表面含有一層硅，但是在工藝過程中會造成一定的缺失，導致SOI層厚度偏薄，在硅外延工藝時會出現鉆石型結構。即無法很好的控制外延硅的生長方向，很難將外延硅層產生的壓應力或者拉應力在半導體襯底的溝槽上傳遞，影響器件的性能。在現有技術中，通過調節外延生長機臺中的氣體參數配比，降低外延層的生長速度，增加外延層的生長時間，但是這種方案很容易導致源漏外延層厚度太高。從而導致在接下來的化學機械拋光(chemical mechanical polishing,CMP)制程中，很容易接觸到源漏外延層表面的鎳硅結構，造成鎳硅結構的缺失，既對制程的污染程度造成了影響，又可能增大接觸電阻。所以，偏薄的SOI層使得源漏外延層的生長的制程窗口相當有限，需要找到一種方法可以很好地外延生長源漏區結構，同時將應力有效施加到溝道中。

發明內容

本發明的目的在于提供一種硅外延生長方法及半導體結構，以解決硅外延生長時厚度無法控制以及硅外延層產生壓應力或拉應力傳遞困難的問題。

為解決上述技術問題，本發明提供一種硅外延生長方法，所述硅外延生長方法包括：

提供半導體襯底，在所述半導體襯底上形成柵極結構；

在所述柵極結構側形成側墻；

在所述側墻側的半導體襯底中形成開口，所述開口作為硅生長窗口；

在所述開口中進行硅外延生長工藝，形成硅外延層。

可選的，在所述硅外延生長方法中，在所述的所述半導體襯底表面形成有氧化層。

可選的，在所述硅外延生長方法中，所述開口的底部位于所述半導體襯底中，所述開口的底部與所述氧化層的下表面的距離為5～10nm。

可選的，在所述硅外延生長方法中，所述側墻包括覆蓋所述柵極結構的側壁的第一側墻和覆蓋所述第一側墻的第二側墻。

可選的，在所述硅外延生長方法中，所述第一側墻通過原子層沉積氮化硅形成，所述第一側墻厚度為4～6nm。

可選的，在所述硅外延生長方法中，所述第二側墻通過空心陰極離子鍍沉積氮化硅柵極形成，所述第二側墻厚度為4～8nm。

可選的，在所述硅外延生長方法中，通過干法刻蝕工藝形成所述開口，所述干法刻蝕工藝采用的刻蝕氣體為氯氣、溴化氫、三氯化硼和氬氣中的一種或組合。

可選的，在所述硅外延生長方法中，所述硅外延層的厚度為15～30nm。