[發(fā)明專利]一種半導體器件的制作方法和半導體器件

有效

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• 申請日: 2019-09-04
• 公開（公告）號: CN112447845B
• 公開（公告）日: 2022-06-24
• 發(fā)明（設計）人: 梁旦業(yè);汪廣羊
• 申請（專利權）人: 無錫華潤上華科技有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/08;H01L21/336;H01L21/265
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 高偉

本發(fā)明提供一種半導體器件的制作方法和半導體器件，所述制作方法包括：提供半導體襯底，在所述半導體襯底上形成有柵極結構；執(zhí)行輕摻雜源漏離子注入工藝，以在所述柵極結構兩側的所述半導體襯底中形成輕摻雜源漏區(qū)；執(zhí)行袋區(qū)離子注入，以在所述輕摻雜源漏區(qū)底部形成袋型離子注入?yún)^(qū)；執(zhí)行源漏離子注入，以在所述柵極兩側的所述半導體襯底中形成源漏區(qū)，其中，所述輕摻雜源漏區(qū)、所述袋型離子注入?yún)^(qū)和所述源漏區(qū)共同構成在所述柵極結構下方具有傾斜的形貌的源漏極。根據(jù)本發(fā)明的在半導體器件的制作方法和半導體器件相同的面積下，能擁有更高的電流能力(傳輸線脈沖測試的電流能力)，因而比常規(guī)工藝制作的具有較高的魯棒性。

技術領域

本發(fā)明涉及半導體制造領域，具體而言涉及一種半導體器件的制作方法和半導體器件。

背景技術

GGNMOS(GateGroundedNMOS)是常用的ESD防護器件，典型的GGNMOS器件如圖1所示，其包括半導體襯底100，在半導體襯底100中形成有P阱101和N阱102，其中GGNMOS器件形成在P阱101中，在半導體襯底100上形成有柵極結構103，在柵極結構103兩側的半導體襯底100中還形成有源極104和漏極105，其中柵極結構103和源極104和襯底的引出端106一起構成GGNMOS器件的陽極，漏極105單獨引出作為陰極，在襯底引出端106和源極104、漏極105之間分別設置有隔離結構107。當ESD浪涌出現(xiàn)在陽極時，漏極105和襯底中的P阱101組成的二極管反偏，浪涌達到一定大小會使該二極管發(fā)生雪崩擊穿，產(chǎn)生的雪崩電流流過P阱101，由于P阱具備電阻，產(chǎn)生壓降；當產(chǎn)生的壓降超過源極104和P阱101之間的二極管的開啟電壓，會使該二極管正偏。這樣，NMOS管的寄生NPN開啟，泄放ESD電流，直到浪涌消失，從而起到靜電保護的效果。

為滿足ESD(Electro-StaticDischarge，靜電釋放)魯棒性(robustness，過ESD電流能力)設計的要求，通常需要比普通器件大十倍甚至幾十倍的layout(版圖)面積；此外，GGNMOS在BCD(Bi-polarCMOSDMOS)工藝上面流片，為了工藝兼容性和節(jié)約掩模版(mask)資源，不會特別增加有益于提高ESD保護能力的注入層次。一種典型的形成上述GGNMOS器件的方法包括：提供P型半導體襯底；在所述半導體襯底上形成P型阱區(qū)，在所述P型阱區(qū)上方形成柵極結構；執(zhí)行N型源漏離子注入以形成位于柵極結構兩側的半導體襯底中的源漏極；在所述半導體襯底上形成通孔，所述通孔用以填充導電材料以將所述源漏極和所述柵極結構接電引出；執(zhí)行ESD離子注入，以在所述源漏極下方形成P型離子注入?yún)^(qū)，從而降低NMOS漏極與P型阱區(qū)之間的擊穿電壓。當ESD現(xiàn)象發(fā)生在NMOS器件的漏極時，漏極接觸孔下面的PN結首先被擊穿，靜電放電電流便會由該PN結界面泄放掉，因此該NMOS器件漏極不會因為靜電尖端放電的現(xiàn)象而被靜電損傷。但是，源漏極的形成過程中，為防止電流集中在表面，采用包含傾斜離子注入的源漏離子注入，形成的源漏極在柵極結構下方的具有較垂直的形貌，以增大導電面積，如圖1B所示，使得源漏極底部的電流路徑(如圖1B中P2所示)較大，大于源漏極表面的電流路徑(如圖1B中P1所示)，使得靜電放電時電流更容易集中表面，單位面積過電流保護能力較低。

因此，有必要提供一種新的半導體器件的制造方法和半導體器件，用以解決現(xiàn)有技術中的問題。

發(fā)明內容

在發(fā)明內容部分中引入了一系列簡化形式的概念，這將在具體實施方式部分中進一步詳細說明。本發(fā)明的發(fā)明內容部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。

本發(fā)明提供了一種半導體器件的制作方法，包括：

提供半導體襯底，在所述半導體襯底上形成有柵極結構；

執(zhí)行輕摻雜源漏離子注入工藝，以在所述柵極結構兩側的所述半導體襯底中形成輕摻雜源漏區(qū)；

執(zhí)行袋區(qū)離子注入工藝，以在所述輕摻雜源漏區(qū)底部形成袋型離子注入?yún)^(qū)；