[發明專利]插塞結構、三維存儲器的形成方法和三維存儲器

有效

• 申請號: 201910824467.0
• 申請日: 2019-09-02
• 公開（公告）號: CN110718504B
• 公開（公告）日: 2022-07-29
• 發明（設計）人: 張珍珍;顧立勛
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L23/538
• 代理公司: 北京派特恩知識產權代理有限公司 11270
• 代理人: 李梅香;張穎玲

本申請實施例公開了一種插塞結構、三維存儲器的形成方法和三維存儲器，其中，插塞結構的形成方法包括：采用第一刻蝕工藝對連接層表面的介質層和所述連接層進行刻蝕，形成第一插塞孔；采用第二刻蝕工藝，沿所述第一插塞孔的內壁進行刻蝕，形成第二插塞孔；在所述第二插塞孔內沉積導電材料，形成插塞結構。

技術領域

本申請實施例涉及半導體器件及其制造領域，涉及但不限于一種插塞結構、三維存儲器的形成方法和三維存儲器。

背景技術

在半導體制造工業中，通常需要將電路圖案轉移到半導體連接層表面或者半導體襯底中，以形成有效圖形窗口或者功能圖形，而插塞結構是所述功能圖形中的一個重要組成部分。

隨著半導體器件集成程度的提高，插塞結構的集成程度也越來越高，插塞結構與半導體連接層連接時的接觸電阻會直接影響半導體器件的性能，因此需要降低插塞結構與半導體連接層連接時的接觸電阻。

目前，通常是采用濕法刻蝕的方法來降低插塞結構與半導體連接層連接時的接觸電阻，但是效果有限。

發明內容

有鑒于此，本申請實施例提供一種插塞結構、三維存儲器的形成方法和三維存儲器。

本申請實施例的技術方案是這樣實現的：

第一方面，本申請實施例提供一種插塞結構的形成方法，包括：采用第一刻蝕工藝對連接層表面的介質層和所述連接層進行刻蝕，形成第一插塞孔；

采用第二刻蝕工藝，沿所述第一插塞孔的內壁進行刻蝕，形成第二插塞孔；

在所述第二插塞孔內沉積金屬材料，形成插塞結構；

所述連接層為半導體襯底或導電層。

在一些實施例中，所述第一刻蝕工藝包括：各向異性刻蝕工藝和/或各向同性刻蝕工藝；所述第二刻蝕工藝包括：各向異性刻蝕工藝和/或各向同性刻蝕工藝。

在一些實施例中，所述第一插塞孔包括貫穿所述介質層的第一通孔，和位于所述連接層表面且與所述第一通孔連接的第一接觸孔。

在一些實施例中，所述采用第一刻蝕工藝對連接層表面的介質層和所述連接層進行刻蝕，形成第一插塞孔，包括：

以所述介質層表面的圖形化掩膜層為第一掩膜，刻穿所述介質層，形成所述第一通孔；

將所述第一通孔對應的位置作為掩膜圖形，形成第二掩膜；

基于所述第二掩膜刻蝕所述連接層，形成所述第一接觸孔。

在一些實施例中，所述采用第二刻蝕工藝，沿所述第一插塞孔的內壁進行刻蝕，形成第二插塞孔，包括：

采用第二刻蝕工藝，沿所述第一接觸孔的內壁進行刻蝕，形成第二接觸孔，所述第二接觸孔與所述第一通孔連接形成所述第二插塞孔。

在一些實施例中，所述第二插塞孔的孔徑大于所述第一插塞孔的孔徑。

在一些實施例中，所述第二插塞孔位于所述介質層中的第一部分的孔徑，小于所述第二插塞孔位于所述連接層中的第二部分的孔徑。

第二方面，本申請實施例提供一種三維存儲器的形成方法，包括：采用第一刻蝕工藝對連接層表面的介質層和所述連接層進行刻蝕，形成至少一個第一插塞孔；

采用第二刻蝕工藝，沿每一所述第一插塞孔的內壁進行刻蝕，形成至少一個第二插塞孔；

在每一所述第二插塞孔內沉積金屬材料，形成插塞結構；

對具有所述插塞結構的所述介質層的表面進行平坦化處理，形成所述三維存儲器。