[發明專利]基于同步通道運作架構閃存主控之高效能指令序列控制器

有效

• 申請號: 201910794138.6
• 申請日: 2019-08-27
• 公開（公告）號: CN110515559B
• 公開（公告）日: 2022-08-30
• 發明（設計）人: 陳育鳴;李庭育;魏智汎;洪振洲
• 申請（專利權）人: 江蘇華存電子科技有限公司
• 主分類號: G06F3/06
• 分類號: G06F3/06
• 代理公司: 暫無信息
• 代理人: 暫無信息

本發明公開了一種基于同步通道運作架構閃存主控之高效能指令序列控制器，包括主控芯片、中樞控制器、閃存儲存控制器、閃存儲存組件、中樞控制寄存器、閃存超級頁/塊序列管理器、參數序列表，主控芯片內部設置有中樞控制器和若干個閃存儲存控制器，中樞控制器與所有的閃存儲存控制器相連，每個閃存儲存控制器與閃存儲存組件相對應，中樞控制器內部設置有中樞控制寄存器、閃存超級頁/塊序列管理器及參數序列表，該發明結構合理，各個閃存接口可以同時發出指令序列，有效的提升整體閃存主控模塊的工作效能。

技術領域

本發明涉及基于同步通道運作架構閃存主控之高效能指令序列控制器技術領域，具體為一種基于同步通道運作架構閃存主控之高效能指令序列控制器。

背景技術

現行閃存主控設計在對超級頁或超級塊配置方式進行同步通道讀寫的多個閃存組件進行發出讀取或寫入指令操作時, 需要由處理器對各別閃存主控模塊之寄存器做多次類似的讀寫動作以完成閃存指令序列所需之操作代碼控制, 此方式不但耗時沒效率,對于處理器資源之占用也非常巨大。特別是在需要對閃存超級頁或超級塊做頻繁操作時無法有效提升操作性能，因此，亟待一種改進的技術來解決現有技術中所存在的這一問題。

發明內容

本發明的目的在于提供一種基于同步通道運作架構閃存主控之高效能指令序列控制器，以解決上述背景技術中提出的問題。

為實現上述目的，本發明提供如下技術方案：一種基于同步通道運作架構閃存主控之高效能指令序列控制器，包括主控芯片、中樞控制器、閃存儲存控制器、閃存儲存組件、中樞控制寄存器、閃存超級頁/塊序列管理器、參數序列表，所述主控芯片內部設置有中樞控制器和若干個閃存儲存控制器，所述中樞控制器與所有的閃存儲存控制器相連，每個所述閃存儲存控制器與閃存儲存組件相對應，所述中樞控制器內部設置有中樞控制寄存器、閃存超級頁/塊序列管理器及參數序列表。

優選的，所述閃存儲存控制器內部設置有指令序列控制模塊、閃存序列控制器及參數表，所述閃存序列控制器分別與指令序列控制模塊及參數表相連，所述閃存序列控制器與對應的閃存儲存組件相連。

優選的，其使用方法包括以下步驟：

步驟一：配置閃存指令序列產生器的中樞控制器，使主控端在需要對超級塊或超級頁配置多個閃存組件發出讀取或寫入等任意指令時, 只需要由處理器從中樞主控制寄存器讀寫少數信息后, 中樞控制器直接調用事先預存的任意一個閃存指令序列, 發射或排程指令到個別閃存通道序列控制模塊, 并由個別閃存儲存控制器快速無誤的對閃存儲存組件發出任意指令序列完成各種讀寫與抹除等各種指令程序；

步驟二：個別閃存通道序列控制模塊在收到中樞控制器下達的同一組或不同組指令或將該指令排序進入各別指令隊列之后,會對該閃存序列指令之任意參數與物理位址或特征值等項目,重新置換掉各別通道另外配置的參數或重新映射之物理位址等項目；

步驟三：若超級頁或超級塊僅需進行部份頁或部份塊之寫入或讀出時, 中樞控制器也可以遮蔽指令或個別通道職能的方式,進而對部份而非全部通道的閃存儲存控制器授予指令進入隊列中,以達成該次超級頁或超級塊的部份寫或部份讀的操作。

與現有技術相比，本發明的有益效果是：

配置中樞閃存指令序列產生器的主控制器, 以同時控制控制多組個別閃存通道的閃存指令隊列控制器, 使主控端在需要對超級塊或超級頁配置的多個閃存組件發出讀取或寫入等任意指令時, 只需要由處理器讀寫少數信息予閃存指令序列產生器之中樞主控制器的寄存器后, 藉由直接調用中樞主控制器內已事先預存的任一閃存指令序列, 快速無誤的發射或排程指令到個別閃存通道序列控制模塊, 再由個別序列控制模塊對各別閃存組件發出任意指令序列, 并由各別控制器對各別閃存組件完成各種讀寫與抹除等指令程序, 藉以有效提升整體閃存主控模塊的工作效能。

附圖說明

圖1為本發明的結構示意圖。

圖2為閃存儲存控制器的結構示意圖。