[發明專利]半導體裝置

在審

• 申請號: 201910773719.1
• 申請日: 2019-08-21
• 公開（公告）號: CN111725186A
• 公開（公告）日: 2020-09-29
• 發明（設計）人: 后藤善秋
• 申請（專利權）人: 東芝存儲器株式會社
• 主分類號: H01L25/065
• 分類號: H01L25/065;H01L23/49
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 楊林勳

實施方式的半導體裝置具有：襯底；第1半導體元件設置在襯底上的第1樹脂組合物上；第2半導體元件設置在襯底上的第2樹脂組合物上；第3半導體元件設置在襯底上，且夾于第1半導體元件與第2半導體元件之間；第1配線層設置在第1半導體元件上，與第1半導體元件連接，且利用第1接合線與襯底連接；第4半導體元件設置在第1配線層上，且利用第2接合線與第1配線層連接；第2配線層設置在第2半導體元件上，與第2半導體元件連接，且利用第3接合線與襯底連接。第1接合線設置在第1配線層的除與朝向第2配線層的一側為相反側以外的部分。第3接合線設置在第2配線層的除與朝向第1配線層的一側為相反側以外的部分。

[相關申請]

本申請基于2019年3月22日提出申請的先前日本專利申請第2019-054415號的優先權利益且追求該利益，其全部內容是通過引用而包含在本文中。

技術領域

此處所說明的多種實施方式全部涉及一種半導體裝置。

背景技術

對于使用了存儲器芯片的半導體裝置，正研究各種封裝體布局。存儲器的半導體裝置被要求大容量化、小型化或讀寫高速化等特性。

當想要使利用了存儲器芯片的半導體裝置高速化時，控制器芯片容易變大。當想要將更多存儲器芯片呈階梯狀積層以實現大容量化時，配置控制器芯片及存儲器芯片的平面空間會變寬。在想要使存儲器芯片的設計規則變得嚴格(使配線寬度變窄)，而增大平均每一個存儲器芯片的存儲容量的情況下，也有平均每一個芯片大小比以往大的情況。

因此，當不使半導體裝置的封裝體大小變大而使芯片大小變大時，有難以將控制器芯片與存儲器芯片平面地配置于襯底上的情況。也想到如下情況：以控制器芯片與存儲器芯片不干涉的方式，將外形尺寸比存儲器芯片小的間隔芯片貼附在襯底，將存儲器芯片配置在比控制器芯片高的位置。

然而，所述情況需要于對鏡面晶圓進行BSG(Back Side grinding，背面研磨)加工，并貼附裸片粘結膜之后，將間隔芯片呈所需大小切下，并貼附于襯底等的步驟，所以半導體裝置的制造費用提高。在搭載相同存儲器芯片片數的情況下，相應于間隔芯片的高度，半導體裝置變厚，而難以薄型化。控制器芯片由于比存儲器芯片小，所以在使用間隔芯片的情況下，存儲器芯片間會出現空余空間。空間效率上不利且難以小型化。

發明內容

本發明的實施方式有助于半導體裝置的小型化、薄型化。

實施方式的半導體裝置具有：襯底；第1半導體元件，設置在襯底上的第1樹脂組合物上；第2半導體元件，設置在襯底上的第2樹脂組合物上；第3半導體元件，設置在襯底上，且夾于第1半導體元件與第2半導體元件之間；第1配線層，設置在第1半導體元件上，與第1半導體元件連接，且利用第1接合線與襯底連接；第4半導體元件，設置在第1配線層上，利用第2接合線與第1配線層連接；第2配線層，設置在第2半導體元件上，與第2半導體元件連接，且利用第3接合線與襯底連接；及第5半導體元件，設置在第2配線層上，且利用第4接合線與第2配線層連接。第1接合線設置在第1配線層的除與朝向第2配線層的一側為相反側以外的部分。第3接合線設置在第2配線層的除與朝向第1配線層的一側為相反側以外的部分。

根據上述構成，可實現半導體裝置的小型化、薄型化。

附圖說明

圖1是實施方式的半導體裝置的剖視圖。

圖2是實施方式的半導體裝置的配線示意圖。

圖3是實施方式的半導體裝置的剖視圖。

具體實施方式

以下，參照附圖對實施方式進行說明。