[發明專利]一種時間域ADC全擺幅前端電路

有效

• 申請號: 201910745820.6
• 申請日: 2019-08-13
• 公開（公告）號: CN110690900B
• 公開（公告）日: 2021-07-02
• 發明（設計）人: 劉馬良;朱禹;朱樟明;楊銀堂
• 申請（專利權）人: 西安電子科技大學
• 主分類號: H03M1/06
• 分類號: H03M1/06;H03M1/12
• 代理公司: 西安嘉思特知識產權代理事務所(普通合伙) 61230
• 代理人: 張捷

本發明涉及一種時間域ADC全擺幅前端電路，包括，第一比較器、數字編碼模塊、第一核心電路和第二核心電路，第一比較器用于判斷輸入的第一差分信號與第二差分信號的大小，并將判斷結果傳送至數字編碼模塊；數字編碼模塊根據判斷結果輸出數字信號；第一核心電路包括第一置位電平選擇開關，第一置位電平選擇開關根據數字信號選擇電壓信號，第一核心電路對第一差分信號進行采樣處理輸出Start信號；第二核心電路包括第二置位電平選擇開關，第二置位電平選擇開關根據數字信號選擇電壓信號，第二核心電路對第二差分信號進行采樣處理輸出Stop信號。本發明的時間域ADC全擺幅前端電路可以擴寬至全擺幅。

技術領域

本發明屬于模數混合集成電路技術領域，具體涉及一種時間域ADC全擺幅前端電路。

背景技術

時間域ADC(Analog-to-Digital Converter，模數轉換器)是目前在深亞微米工藝下ADC的熱點研究目標，區別于電壓域ADC，時間域ADC在時間域中處理信號。時間域ADC通常使用VTC(Voltage-to-Time Converter，電壓時間轉換器)將電壓信號轉換為兩脈沖沿的時間差，再由TDC(Time-to-Digital Converter，時間數字轉換器)量化時間間隔，最終得到數字碼輸出。時間域ADC由于面積小、功耗低，同時兼容中速高精度、高速中精度設計等優點，相較于電壓域ADC，具有更優的性能及應用前景。

VTC作為時間域ADC的前端，其輸入擺幅是ADC電路設計的關鍵參數之一，提高輸入擺幅可以有效的減小電路噪聲對電路性能的影響。噪聲的來源主要是熱噪聲、“閃爍”噪聲等，這些噪聲是由環境以及制造工藝引入的，如果提高VTC的輸入擺幅可以有效壓低噪底，進一步地提高ADC的信噪失真比(SNDR)。而目前，傳統的VTC設計電路存在輸入擺幅過小的問題，限制了VTC整體的信噪比特性。

發明內容

為了解決現有技術中存在的上述問題，本發明提供了一種時間域ADC全擺幅前端電路。本發明要解決的技術問題通過以下技術方案實現：

本發明提供了一種時間域ADC全擺幅前端電路，包括：第一比較器、數字編碼模塊、第一核心電路和第二核心電路，其中，

所述第一比較器的負輸入端輸入第一差分信號，正輸入端輸入第二差分信號，輸出端連接所述數字編碼模塊的輸入端，所述第一比較器用于判斷所述第一差分信號和所述第二差分信號的大小，并輸出判斷結果；

所述數字編碼模塊的第一輸出端連接所述第一核心電路，第二輸出端連接所述第二核心電路，所述數字編碼模塊用于根據所述判斷結果向所述第一核心電路輸出第一數字信號，向所述第二核心電路輸出第二數字信號；

所述第一核心電路包括第一選擇開關，所述第一選擇開關根據所述第一數字信號選擇電壓信號，所述第一核心電路根據選擇的所述電壓信號對輸入的所述第一差分信號進行采樣處理并輸出Start信號；

所述第二核心電路包括第二選擇開關，所述第二選擇開關根據所述第二數字信號選擇電壓信號，所述第二核心電路根據選擇的所述電壓信號對輸入的所述第二差分信號進行采樣處理并輸出Stop信號。

在本發明的一個實施例中，所述第一核心電路還包括第一柵壓自舉開關單元、第一開關管、第二開關管、第一采樣電容、第三開關管、第四開關管和第二比較器，其中，

所述第一柵壓自舉開關單元連接所述第一開關管的柵極，用于控制所述第一開關管的開啟和關斷；

所述第一開關管的源極輸入所述第一差分信號；

所述第一采樣電容連接在所述第一開關管的漏極與所述第二比較器的正輸入端之間；

所述第二開關管的漏極連接所述第一開關管的漏極，源極連接所述第一選擇開關的一端，所述第一選擇開關的另一端根據所述第一數字信號選擇連接第一電壓信號端或接地端；