[發明專利]一種時間域ADC全擺幅前端電路

有效

• 申請號: 201910745820.6
• 申請日: 2019-08-13
• 公開（公告）號: CN110690900B
• 公開（公告）日: 2021-07-02
• 發明（設計）人: 劉馬良;朱禹;朱樟明;楊銀堂
• 申請（專利權）人: 西安電子科技大學
• 主分類號: H03M1/06
• 分類號: H03M1/06;H03M1/12
• 代理公司: 西安嘉思特知識產權代理事務所(普通合伙) 61230
• 代理人: 張捷

1.一種時間域ADC全擺幅前端電路，其特征在于，包括：第一比較器(COM1)、數字編碼模塊(1)、第一核心電路(2)和第二核心電路(3)，其中，

所述第一比較器(COM1)的負輸入端輸入第一差分信號(VIN_N)，正輸入端輸入第二差分信號(VIN_P)，輸出端連接所述數字編碼模塊(1)的輸入端(in)，所述第一比較器(COM1)用于判斷所述第一差分信號(VIN_N)和所述第二差分信號(VIN_P)的大小，并輸出判斷結果；

所述數字編碼模塊(1)的第一輸出端(O1)連接所述第一核心電路(2)，第二輸出端(O2)連接所述第二核心電路(3)，所述數字編碼模塊(1)用于根據所述判斷結果向所述第一核心電路(2)輸出第一數字信號，向所述第二核心電路(3)輸出第二數字信號；

所述第一核心電路(2)包括第一選擇開關(S_sel)，所述第一選擇開關(S_sel)根據所述第一數字信號選擇電壓信號，所述第一核心電路(2)根據選擇的所述電壓信號對輸入的所述第一差分信號(VIN_N)進行采樣處理并輸出Start信號；

所述第二核心電路(3)包括第二選擇開關(S_sel’)，所述第二選擇開關(S_sel’)根據所述第二數字信號選擇電壓信號，所述第二核心電路(3)根據選擇的所述電壓信號對輸入的所述第二差分信號(VIN_P)進行采樣處理并輸出Stop信號；

所述第一核心電路(2)還包括第一柵壓自舉開關單元(21)、第一開關管(S1)、第二開關管(S2)、第一采樣電容(C1)、第三開關管(S3)、第四開關管(S4)和第二比較器(COM2)，其中，

所述第一柵壓自舉開關單元(21)連接所述第一開關管(S1)的柵極，用于控制所述第一開關管(S1)的開啟和關斷；

所述第一開關管(S1)的源極輸入所述第一差分信號(VIN_N)；

所述第一采樣電容(C1)連接在所述第一開關管(S1)的漏極與所述第二比較器(COM2)的正輸入端之間；

所述第二開關管(S2)的漏極連接所述第一開關管(S1)的漏極，源極連接所述第一選擇開關(S_sel)的一端，所述第一選擇開關(S_sel)的另一端根據所述第一數字信號選擇連接第一電壓信號端(-Vref/2)或接地端(GND)；

所述第三開關管(S3)的漏極連接所述第二比較器(COM2)的正輸入端，源極連接所述接地端(GND)；

所述第二比較器(COM2)的負輸入端輸入閾值電壓(V_TH)，輸出端輸出所述Start信號；

所述第四開關管(S4)的一端連接電源電壓(Vdd)，另一端連接所述第二比較器(COM2)的正輸入端；

所述第一選擇開關(S_sel)包括第一NMOS管(Mn1)和第二NMOS管(Mn2)，所述第一NMOS管(Mn1)和所述第二NMOS管(Mn2)的漏極均連接所述第二開關管(S2)的源極，柵極均連接所述數字編碼模塊(1)的第一輸出端(O1)，所述第一NMOS管(Mn1)的源極連接所述第一電壓信號端(-Vref/2)，所述第二NMOS管(Mn2)的源極連接所述接地端(GND)。