[發明專利]一種防止側蝕的精細線路的制作方法

有效

• 申請號: 201910737646.0
• 申請日: 2019-08-12
• 公開（公告）號: CN110571157B
• 公開（公告）日: 2020-12-18
• 發明（設計）人: 楊斌;崔成強;李潮;匡自亮;雷珍南
• 申請（專利權）人: 廣東佛智芯微電子技術研究有限公司;廣東芯華微電子技術有限公司
• 主分類號: H01L21/48
• 分類號: H01L21/48
• 代理公司: 廣州知順知識產權代理事務所(普通合伙) 44401
• 代理人: 彭志堅

本發明提供一種防止側蝕的精細線路的制作方法，包括以下步驟：提供芯片，將芯片經塑封料塑封后形成塑模板件；測量芯片偏移量，在塑模板件上濺射第一金屬種子層和第二金屬種子層；在第二金屬種子層的表面貼感光干膜，結合之前測量的芯片偏移量修正曝光參數，經過顯影處理得到凹槽；在凹槽中電鍍厚銅填充滿凹槽，并采用去膜液去除感光干膜，形成精細線路；在精細線路的表面濺射一層第三金屬種子層，使精細線路的表面和側壁均附著有第三金屬種子層；采用干蝕刻法蝕刻掉水平方向上的第三金屬種子層，再采用濕法閃蝕刻掉底部的第一金屬種子層和第二金屬種子層。本發明的防止側蝕的精細線路的制作方法能夠有效解決制備高精度線路的側蝕問題。

技術領域

本發明涉及板級扇出型封裝技術領域，尤其涉及一種防止側蝕的精細線路的制作方法。

背景技術

自上個世紀60年代以來，半導體技術的發展一直遵循著摩爾定律，但當集成電路的特征尺寸降低到14nm以下時，半導體技術逐漸逼近硅工藝的極限，由此需要花費更多的研發費用和用于升級晶圓制造的裝置和設備等費用，使得提供這種在半導體器件制造方面的成本居高不下。未來產品發展的方向是高密度集成和體積微型化，在后摩爾時代要實現產品性能提升有賴于先進封裝的技術突破，板級扇出型封裝便是先進封裝代表之一，如果要實現芯片產品的高密度集成，精細線路制作方面成為需要突破的難點。

在制作高端封裝基板的細線路方面一般采用SAP(Semi-Additive Process)半加成法，而板級扇出型封裝利用半加成法制備精細線路，一般先在材料上沉積1μm左右的化學銅，然后在化學銅上面電鍍出帶有圖形的銅線。由于化學銅層質地疏松，導致線路與基材的結合力較弱，制作細線路圖形時容易出現線路剝落的問題。為了增加化學銅層的結合力，勢必需要增加材料表面的粗糙度，這就提高了細線路的制作困難。另一種方法是使用PVD設備沉積Ti/Cu，沉積厚度僅為100nm/300nm，沉積層與介電材料的結合力遠遠好于化學銅層的結合力；而且沉積金屬厚度較薄，僅有0.4μm，在Seed Layer去除時，可以保證線路有更小的Under Cut(側蝕)，更好線路形貌和可靠性。

但是，上述兩種方法都沒有能從根本上解決Under Cut問題，在制備線寬線距15μm/15μm及以下精度的線路，這種問題顯得尤為重要，會影響到整個產品的良率。

發明內容

本發明提供一種能夠有效解決制備高精度線路的側蝕問題的防止側蝕的精細線路的制作方法。

本發明采用的技術方案為：一種防止側蝕的精細線路的制作方法，其包括以下步驟：

S1：提供芯片，將芯片經塑封料塑封后形成塑模板件；

S2：利用芯片偏移量(die shift)AOI設備測量芯片偏移量，然后采用真空濺射設備在塑模板件芯片正面朝上的一面依次濺射第一金屬種子層和第二金屬種子層；

S3：在第二金屬種子層的表面貼感光干膜，結合S2中測量的芯片偏移量修正曝光參數，然后經過顯影處理，得到凹槽；

S4：在凹槽中電鍍與第二金屬種子層相同的材料以填充滿凹槽，并采用去膜液去除感光干膜，形成精細線路；

S5：采用真空濺射設備在精細線路的表面再濺射一層第三金屬種子層，使得精細線路的表面和側壁均附著有第三金屬種子層；

S6：采用干蝕刻法蝕刻掉水平方向上的第三金屬種子層，再采用濕法閃蝕刻掉底部的第一金屬種子層和第二金屬種子層。

進一步地，S2中，所述第一金屬種子層為Ti層、Ni層、Al層、或Pd層。

進一步地，S2中，所述第一金屬種子層厚度為0.1nm-10um。

進一步地，S2中，所述第二金屬種子層為Cu層、Ag層、Al層或Au層。

進一步地，S2中，所述第二金屬種子層厚度為0.1nm-10um。