[發(fā)明專利]TDM接口擴(kuò)展方法及裝置、設(shè)備、可讀存儲(chǔ)介質(zhì)

有效

• 申請(qǐng)?zhí)枺?/td>: 201910725821.4
• 申請(qǐng)日: 2019-08-07
• 公開(kāi)（公告）號(hào): CN110601784B
• 公開(kāi)（公告）日: 2020-10-30
• 發(fā)明（設(shè)計(jì)）人: 孟慶曉;吳閩華;郭軍勇
• 申請(qǐng)（專利權(quán)）人: 深圳震有科技股份有限公司
• 主分類號(hào): H04J3/02
• 分類號(hào): H04J3/02;H04J3/06;G05B19/05
• 代理公司: 深圳市君勝知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 44268
• 代理人: 王永文;朱陽(yáng)波

1.一種TDM接口擴(kuò)展方法，其特征在于，所述方法包括：

將處理器外接一FPGA芯片；

控制通過(guò)FPGA芯片為處理器提供TDM接口時(shí)鐘信號(hào)和同步信號(hào)，并通過(guò)FPGA芯片實(shí)現(xiàn)時(shí)隙的交換功能；

控制處理器初始配置為從模式來(lái)接收FPGA的時(shí)鐘信號(hào)和同步信號(hào)；

控制處理器將數(shù)據(jù)寫入到發(fā)送緩沖區(qū)，并通過(guò)TDM接口依次發(fā)送到對(duì)端；對(duì)端的數(shù)據(jù)通過(guò)TDM接口依次存入到接收緩沖區(qū)；通過(guò)FPGA芯片將處理器的TDM接口的時(shí)鐘信號(hào)和幀同步信號(hào)的頻率提高到原來(lái)的N倍。

2.根據(jù)權(quán)利要求1所述TDM接口擴(kuò)展方法，其特征在于，所述將處理器外接一FPGA芯片的步驟還包括：

控制處理器申請(qǐng)2個(gè)DMA通道，一個(gè)DMA通道將處理器內(nèi)存的數(shù)據(jù)傳輸?shù)桨l(fā)送緩沖區(qū),另一個(gè)DMA通道將接收緩沖區(qū)的數(shù)據(jù)傳輸?shù)教幚砥鞯膬?nèi)存。

3.根據(jù)權(quán)利要求1所述TDM接口擴(kuò)展方法，其特征在于，所述將處理器外接一FPGA芯片的步驟包括：

將處理器的BCLK引腳與FPGA芯片BCLK引腳連接；

將處理器的LRCK引腳與FPGA芯片LRCK引腳連接；

將處理器的SDI引腳與FPGA芯片SDO引腳連接；

將處理器的SDO引腳與FPGA芯片SDI引腳連接。

4.根據(jù)權(quán)利要求1所述TDM接口擴(kuò)展方法，其特征在于，所述控制處理器將數(shù)據(jù)寫入到發(fā)送緩沖區(qū)，并通過(guò)TDM接口依次發(fā)送到對(duì)端；對(duì)端的數(shù)據(jù)通過(guò)TDM接口依次存入到接收緩沖區(qū)；通過(guò)FPGA芯片將處理器的TDM接口的時(shí)鐘信號(hào)和幀同步信號(hào)的頻率提高到原來(lái)的N倍的步驟包括：

把處理器原始支持的一幀成為子幀，在一個(gè)語(yǔ)音的采樣周期里傳送N個(gè)所述子幀，語(yǔ)音的采用周期是8000HZ，即一個(gè)語(yǔ)音采樣周期為125us。

5.根據(jù)權(quán)利要求1所述TDM接口擴(kuò)展方法，其特征在于，所述控制處理器將數(shù)據(jù)寫入到發(fā)送緩沖區(qū)，并通過(guò)TDM接口依次發(fā)送到對(duì)端；對(duì)端的數(shù)據(jù)通過(guò)TDM接口依次存入到接收緩沖區(qū)；通過(guò)FPGA芯片將處理器的TDM接口的時(shí)鐘信號(hào)和幀同步信號(hào)的頻率提高到原來(lái)的N倍還包括：

將在1/8000＝125us的時(shí)間內(nèi)均勻產(chǎn)生N個(gè)LRCK信號(hào)，同時(shí)N個(gè)FS內(nèi)BCLK也變?yōu)?56*N；這樣一個(gè)幀傳輸?shù)臄?shù)據(jù)為32*N字節(jié)。

6.根據(jù)權(quán)利要求1所述TDM接口擴(kuò)展方法，其特征在于，所述通過(guò)FPGA芯片將處理器的TDM接口的時(shí)鐘信號(hào)和幀同步信號(hào)的頻率提高到原來(lái)的N倍包括：

通過(guò)加倍TDM時(shí)鐘信號(hào)和幀同步信號(hào)的頻率來(lái)提供數(shù)據(jù)的傳輸能力；采用一個(gè)大幀中有N個(gè)子幀的信號(hào)格式；將處理器的TDM接口的時(shí)鐘信號(hào)和幀同步信號(hào)的頻率提高到原來(lái)的N倍。

7.一種TDM接口擴(kuò)展裝置，其特征在于，所述裝置包括：

處理器和與處理器連接的FPGA芯片；

第一控制模塊，用于控制通過(guò)FPGA芯片為處理器提供TDM接口時(shí)鐘信號(hào)和同步信號(hào)，并通過(guò)FPGA芯片實(shí)現(xiàn)時(shí)隙的交換功能；

第二控制模塊，用于控制處理器初始配置為從模式來(lái)接收FPGA的時(shí)鐘信號(hào)和同步信號(hào)；

第三控制模塊，用于控制處理器將數(shù)據(jù)寫入到發(fā)送緩沖區(qū)，并通過(guò)TDM接口依次發(fā)送到對(duì)端；對(duì)端的數(shù)據(jù)通過(guò)TDM接口依次存入到接收緩沖區(qū)；通過(guò)FPGA芯片將處理器的TDM接口的時(shí)鐘信號(hào)和幀同步信號(hào)的頻率提高到原來(lái)的N倍；

第四控制模塊，用于控制處理器申請(qǐng)2個(gè)DMA通道，一個(gè)DMA通道將處理器內(nèi)存的數(shù)據(jù)傳輸?shù)桨l(fā)送緩沖區(qū),另一個(gè)DMA通道將接收緩沖區(qū)的數(shù)據(jù)傳輸?shù)教幚砥鞯膬?nèi)存。

8.根據(jù)權(quán)利要求7所述的TDM接口擴(kuò)展裝置，其特征在于，所述處理器的BCLK引腳與FPGA芯片BCLK引腳連接；

處理器的LRCK引腳與FPGA芯片LRCK引腳連接；

處理器的SDI引腳與FPGA芯片SDO引腳連接；

處理器的SDO引腳與FPGA芯片SDI引腳連接。