[發明專利]一種基于SOI工藝的靜電放電保護結構

有效

• 申請號: 201910722077.2
• 申請日: 2019-08-06
• 公開（公告）號: CN111403379B
• 公開（公告）日: 2022-09-09
• 發明（設計）人: 單毅;董業民;陳曉杰
• 申請（專利權）人: 中國科學院上海微系統與信息技術研究所
• 主分類號: H01L27/02
• 分類號: H01L27/02
• 代理公司: 廣州三環專利商標代理有限公司 44202
• 代理人: 郝傳鑫;賈允

1.一種基于SOI工藝的靜電放電保護結構，其特征在于，包括SOI襯底以及位于所述SOI襯底上的ESD保護器件；

所述ESD保護器件包括第一導電區域(1)、第二導電區域(2)和第三導電區域(3)，所述第一導電區域(1)、所述第二導電區域(2)和所述第三導電區域(3)位于同一平面上，所述第三導電區域(3)分別與所述第一導電區域(1)和所述第二導電區域(2)接觸；

所述第一導電區域(1)上形成有第一電極(7)，所述第二導電區域(2)上形成有第二電極(8)，所述第三導電區域(3)的上方設有用于阻擋硅化物形成的硅化物阻擋層(6)，所述硅化物阻擋層(6)將所述第一電極(7)與所述第二電極(8)隔離；

所述第一導電區域(1)形成為第一導電類型摻雜源極區，所述第二導電區域(2)形成為第一導電類型摻雜漏極區，所述第三導電區域(3)形成為第二導電類型阱區，所述ESD保護器件構造為MOS晶體管。

2.根據權利要求1所述的基于SOI工藝的靜電放電保護結構，其特征在于，所述硅化物阻擋層(6)的面積形成為覆蓋所述第三導電區域(3)上方的區域。

3.根據權利要求1所述的基于SOI工藝的靜電放電保護結構，其特征在于，所述SOI襯底包括自下而上依次設置的背襯底、埋氧層(4)及頂層硅，所述第一導電區域(1)、所述第二導電區域(2)和所述第三導電區域(3)均形成為深入到所述埋氧層(4)上。

4.根據權利要求1所述的基于SOI工藝的靜電放電保護結構，其特征在于，所述ESD保護器件包括多個所述MOS晶體管，多個所述MOS晶體管并聯連接。

5.根據權利要求4所述的基于SOI工藝的靜電放電保護結構，其特征在于，所述第一導電類型為P型，所述第二導電類型為N型；或者，所述第一導電類型為N型，所述第二導電類型為P型。

6.根據權利要求3所述的基于SOI工藝的靜電放電保護結構，其特征在于，所述ESD保護器件的兩側設有淺溝槽隔離結構(5)，所述淺溝槽隔離結構(5)深入到所述埋氧層(4)上。

7.根據權利要求1所述的基于SOI工藝的靜電放電保護結構，其特征在于，所述第一電極(7)連接正極，所述第二電極(8)連接負極；或者，所述第一電極(7)連接負極，所述第二電極(8)連接正極。