[發明專利]一種基于SOI工藝的靜電放電保護結構

有效

• 申請號: 201910722077.2
• 申請日: 2019-08-06
• 公開（公告）號: CN111403379B
• 公開（公告）日: 2022-09-09
• 發明（設計）人: 單毅;董業民;陳曉杰
• 申請（專利權）人: 中國科學院上海微系統與信息技術研究所
• 主分類號: H01L27/02
• 分類號: H01L27/02
• 代理公司: 廣州三環專利商標代理有限公司 44202
• 代理人: 郝傳鑫;賈允

本發明公開了一種基于SOI工藝的靜電放電保護結構，包括SOI襯底以及位于SOI襯底上的ESD保護器件；ESD保護器件包括第一導電區域、第二導電區域和第三導電區域，第一導電區域、第二導電區域和第三導電區域位于同一平面上，第三導電區域分別與第一導電區域和第二導電區域接觸；第一導電區域上形成有第一電極，第二導電區域上形成有第二電極，第三導電區域的上方設有用于硅化物阻擋層，硅化物阻擋層將第一電極與第二電極隔離。本發明通過硅化物阻擋層將第一電極與第二電極隔離開，在發生ESD沖擊時，寄生三極管導通，泄放ESD電流，對被保護電路起到保護作用。本發明的靜電放電保護結構使得ESD電流流向更深區域，能夠有效地提升器件的靜電放電保護能力。

技術領域

本發明涉及集成電路技術領域，尤其涉及一種基于SOI工藝的靜電放電保護結構。

背景技術

靜電是一種客觀的自然現象，產生的方式多種，如接觸、摩擦、電器間感應等。靜電的特點是長時間積聚、高電壓、低電量、小電流和作用時間短的特點。靜電在至少兩個領域造成嚴重危害。摩擦起電和人體靜電是電子工業中的兩大危害，常常造成電子電器產品運行不穩定，甚至損壞。靜電放電(ESD:Electrostatic Discharge)保護是集成電路(IC)設計中的重要環節，隨著工藝越來越先進，尤其是在新型的SOI(Silicon-On-Insulator，絕緣體硅片)工藝中，由于埋氧層(Buried Oxide，掩埋氧化物，簡稱BOX)的存在，使得頂層硅厚度相比傳統體硅工藝要薄很多，這就使得ESD電流更加難以泄放，同時電流趨于集中，使得器件的散熱問題更為嚴重，因此器件更容易被燒毀，導致其靜電放電保護能力成為更大的瓶頸。

二極管和NMOS晶體管均是常用的ESD保護器件。以NMOS晶體管為例，如圖1所示，為兩指并聯的NMOS結構的剖面示意圖，其中，通常NMOS只做靜電放電保護用時，柵極和源極短接，使得在電路的其他工作狀態時，NMOS不導通。當有正的ESD脈沖加到PAD時，漏極(N+)-P阱-源極(N+)形成的寄生三極管NPN導通，泄放ESD電流，對其他被保護電路起到保護作用。為了減小NMOS在正常溝道導通時產生的短溝道效應，在源漏與柵極的交界處，設有N型LDD輕摻雜區(NLDD)和P型HALO摻雜區(PHALO)。然而，由于NLDD/PHALO區域的存在，在發生靜電放電現象時，在NLDD/PHALO結處非常容易發生尖端放電現象，從而引發擊穿，導致器件燒毀。

有鑒于此，有必要提供一種靜電放電保護結構，以解決上述技術問題。

發明內容

本發明的目的在于提供一種基于SOI工藝的靜電放電保護結構，用以克服現有技術中的基于SOI工藝的靜電放電保護結構的ESD保護性能不佳的技術問題。

本發明是通過以下技術方案實現的：

本發明提供一種基于SOI工藝的靜電放電保護結構，包括SOI襯底以及位于所述SOI襯底上的ESD保護器件；所述ESD保護器件包括第一導電區域、第二導電區域和第三導電區域，所述第一導電區域、所述第二導電區域和所述第三導電區域位于同一平面上，所述第三導電區域分別與所述第一導電區域和所述第二導電區域接觸；所述第一導電區域上形成有第一電極，所述第二導電區域上形成有第二電極，所述第三導電區域的上方設有用于阻擋硅化物形成的硅化物阻擋層，所述硅化物阻擋層將所述第一電極與所述第二電極隔離。

進一步地，所述硅化物阻擋層的面積形成為覆蓋所述第三導電區域上方的區域。

進一步地，所述SOI襯底包括自下而上依次設置的背襯底、埋氧層及頂層硅，所述第一導電區域、所述第二導電區域和所述第三導電區域均形成為深入到所述埋氧層上。

進一步地，所述第一導電區域形成為第一導電類型摻雜源極區，所述第二導電區域形成為第一導電類型摻雜漏極區，所述第三導電區域形成為第二導電類型阱區，所述ESD保護器件構造為MOS晶體管。

進一步地，所述ESD保護器件包括多個所述MOS晶體管，多個所述MOS晶體管并聯連接。