[發明專利]耗盡型鰭形晶體管及制作方法

有效

• 申請號: 201910720901.0
• 申請日: 2019-08-06
• 公開（公告）號: CN110931561B
• 公開（公告）日: 2022-01-11
• 發明（設計）人: 劉清
• 申請（專利權）人: 安華高科技股份有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L21/336;H01L29/06
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 林斯凱

本發明涉及一種耗盡型鰭形晶體管及一種制作方法。一種晶體管包含至少一個鰭形結構(例如，三個鰭形結構)及柵極。所述鰭形結構安置在絕緣體上半導體襯底的半導體層上方，所述半導體層位于絕緣體層上方。所述柵極安置在所述鰭形結構的至少三側及所述半導體層的一部分之上。所述晶體管的溝道在所述柵極下方安置在鰭形結構及所述部分中。

技術領域

本發明涉及晶體管。本發明還涉及鰭形場效晶體管(FINFET)的結構及制作技術。

背景技術

巨大的顧客需求驅動著電子及通信技術迅速進步，這使得各種電子裝置得到廣泛采用。晶體管是這些裝置的基礎電路組件。晶體管應用于各種各樣的電路，且FINFET已用于互補金屬氧化物半導體(CMOS)工藝中。晶體管設計上的改進會改進電子及通信裝置中所使用的集成電路(IC)的實施及制造性。

發明內容

根據本發明的一個實施例，一種晶體管包括：至少一個鰭形結構，其安置在半導體層的一部分上方；及柵極，其安置在所述鰭形結構的至少三側及半導體層的所述部分之上，所述部分鄰近所述鰭形結構，其中所述晶體管的溝道在所述柵極下方安置在所述鰭形結構及所述半導體層的所述部分中。

根據本發明的一個實施例，一種集成電路包括：第一半導體鰭形結構，其安置在全耗盡型半導體層上方；第二半導體鰭形結構，其安置在所述全耗盡型半導體層上方；第三半導體鰭形結構，其安置在所述全耗盡型半導體層上方，其中所述第一半導體鰭形結構安置成與所述第二半導體鰭形結構平行，且所述第二半導體鰭形結構安置成與所述第三半導體鰭形結構平行，其中所述第一半導體鰭形結構與所述第二半導體鰭形結構間隔開第一距離，且所述第二半導體鰭形結構與所述第三半導體鰭形結構間隔開第二距離；第一溝道區部分，其在所述全耗盡型半導體層中位于所述第一半導體鰭形結構與所述第二半導體鰭形結構之間；第二溝道區部分，其在所述全耗盡型半導體層中位于所述第三半導體鰭形結構與所述第二半導體鰭形結構之間；及柵極，其安置在所述第一半導體鰭形結構、所述第二半導體鰭形結構及所述第三半導體鰭形結構中的每一者的至少三側之上，且其中所述柵極安置在所述第一溝道區部分及所述第二溝道區部分之上。

根據本發明的一個實施例，一種方法包括：至少部分地在絕緣體上半導體襯底內設置隔離區，所述絕緣體上半導體襯底包括位于介電層上方的半導體層；在所述半導體層上方設置掩模；使用所述掩模蝕刻所述半導體層以設置第一鰭形結構、第二鰭形結構及第三鰭形結構，其中將所述半導體層蝕刻成使得所述半導體層的第一部分位于所述第一鰭形結構與所述第二鰭形結構之間且所述半導體層的第二部分位于所述第三鰭形結構與所述第二鰭形結構之間，其中所述第一部分及所述第二部分具有比所述第一鰭形結構、所述第二鰭形結構及所述第三鰭形結構的高度小的厚度；及在所述第一鰭形結構、所述第二鰭形結構及所述第三鰭形結構之上且在所述第一部分及所述第二部分之上設置柵極。

附圖說明

結合附圖參考詳細說明將明了且更好地理解本發明的各個目標、方面、特征及優勢，在附圖中相似的參考字母始終標識對應的元件。在圖式中，相似參考編號通常指示相同、功能類似及/或結構類似的元件。

圖1是根據一些實施例的全耗盡型(FD)絕緣體上半導體(SOI)FINFET結構的平面俯視示意圖；

圖2是根據一些實施例的圖1中所圖解說明的在線2-2處截取的FD SOI FINFET結構的橫截面示意圖；

圖3是根據一些實施例的圖1中所圖解說明的在線3-3處截取的FD SOI FINFET結構的橫截面示意圖；

圖4是根據一些實施例的圖1中所圖解說明的在線4-4處截取的FD SOI FINFET結構的橫截面示意圖；

圖5是根據一些實施例的圖1中所圖解說明的在線5-5處截取的FD SOI FINFET結構的橫截面示意圖；且

圖6是流程圖，其展示制作根據一些實施例的圖1中所圖解說明的FD SOI FINFET結構的操作。