[發(fā)明專利]半導(dǎo)體裝置及其制造方法

有效

• 申請?zhí)枺?/td>: 201910709932.6
• 申請日: 2019-08-01
• 公開（公告）號: CN111063689B
• 公開（公告）日: 2023-10-27
• 發(fā)明（設(shè)計(jì)）人: 石田貴士;杉本尚丈;菅野裕士;岡本達(dá)也
• 申請（專利權(quán)）人: 鎧俠股份有限公司
• 主分類號: H10B43/30
• 分類號: H10B43/30;H10B43/27
• 代理公司: 北京律盟知識產(chǎn)權(quán)代理有限責(zé)任公司 11287
• 代理人: 楊林勳

本發(fā)明的實(shí)施方式提供一種能夠減小半導(dǎo)體層內(nèi)的晶粒的粒徑的半導(dǎo)體裝置及其制造方法。根據(jù)一實(shí)施方式，半導(dǎo)體裝置具備：第1半導(dǎo)體層，作為具有導(dǎo)電性的多晶半導(dǎo)體層；第2半導(dǎo)體層，設(shè)置在所述第1半導(dǎo)體層上，作為具有導(dǎo)電性且粒徑比所述第1半導(dǎo)體層小的多晶半導(dǎo)體層；及多個電極層，在第1方向相互隔開而積層于所述第2半導(dǎo)體層上。所述裝置還具備：第3半導(dǎo)體層，在所述第1半導(dǎo)體層、所述第2半導(dǎo)體層、及各所述電極層內(nèi)，以在所述第1方向延伸的方式設(shè)置，且以與所述第2半導(dǎo)體層相接的方式設(shè)置；及電荷儲存層，設(shè)置于所述多個電極層與所述第3半導(dǎo)體層之間。

【相關(guān)申請案】

本申請案享有以日本專利申請案2018-195696號(申請日：2018年10月17日)為基礎(chǔ)申請案的優(yōu)先權(quán)。本申請案通過參照該基礎(chǔ)申請案而包含基礎(chǔ)申請案的全部內(nèi)容。

技術(shù)領(lǐng)域

本發(fā)明的實(shí)施方式涉及一種半導(dǎo)體裝置及其制造方法。

背景技術(shù)

在作為與半導(dǎo)體存儲器的通道半導(dǎo)體層相接的配線層(例如源極層)而形成半導(dǎo)體層的情況下，存在理想的是減小配線層內(nèi)的晶粒的粒徑的情況。

發(fā)明內(nèi)容

實(shí)施方式提供一種能夠減小半導(dǎo)體層內(nèi)的晶粒的粒徑的半導(dǎo)體裝置及其制造方法。

根據(jù)一實(shí)施方式，半導(dǎo)體裝置具備：第1半導(dǎo)體層，作為具有導(dǎo)電性的多晶半導(dǎo)體層；第2半導(dǎo)體層，設(shè)置在所述第1半導(dǎo)體層上，作為具有導(dǎo)電性且粒徑比所述第1半導(dǎo)體層小的多晶半導(dǎo)體層；以及多個電極層，在第1方向相互隔開而積層于所述第2半導(dǎo)體層上。所述裝置還具備：第3半導(dǎo)體層，在所述第1半導(dǎo)體層、所述第2半導(dǎo)體層、及各所述電極層內(nèi)，以在所述第1方向延伸的方式設(shè)置，且以與所述第2半導(dǎo)體層相接的方式設(shè)置；以及電荷儲存層，設(shè)置在所述多個電極層與所述第3半導(dǎo)體層之間。

附圖說明

圖1是表示第1實(shí)施方式的半導(dǎo)體裝置的構(gòu)造的剖視圖。

圖2是表示第1實(shí)施方式的半導(dǎo)體裝置的構(gòu)造的放大剖視圖。

圖3～圖16是表示第1實(shí)施方式的半導(dǎo)體裝置的制造方法的剖視圖。

圖17是用來對第1實(shí)施方式的粒界進(jìn)行說明的剖視圖。

圖18是表示第1實(shí)施方式的半導(dǎo)體裝置的構(gòu)造的剖視圖。

圖19是表示第1實(shí)施方式的半導(dǎo)體裝置的制造方法的剖視圖。

圖20(a)～(d)是用來對第1實(shí)施方式的粒徑進(jìn)行說明的圖。

圖21是表示第2實(shí)施方式的半導(dǎo)體裝置的構(gòu)造的剖視圖。

圖22是表示第2實(shí)施方式的半導(dǎo)體裝置的制造方法的剖視圖。

圖23是表示第3實(shí)施方式的半導(dǎo)體裝置的構(gòu)造的剖視圖。

圖24是表示第3實(shí)施方式的半導(dǎo)體裝置的制造方法的剖視圖。

具體實(shí)施方式

以下，參照附圖對本發(fā)明的實(shí)施方式進(jìn)行說明。在圖1至圖24中，對相同或類似的構(gòu)成附注相同的符號，并省略重復(fù)的說明。

(第1實(shí)施方式)

圖1是表示第1實(shí)施方式的半導(dǎo)體裝置的構(gòu)造的剖視圖。圖1的半導(dǎo)體裝置例如是三維存儲器。

圖1的半導(dǎo)體裝置具備基板1、第1層間絕緣膜2、源極層3、第2層間絕緣膜4、柵極層5、多個絕緣層6、多個電極層7、第3層間絕緣膜8、存儲器絕緣膜11、通道半導(dǎo)體層12、核心絕緣膜13、以及多個元件分離絕緣膜14。