[發(fā)明專利]一種集成電路pp膜耐濕性控制工藝

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• 申請?zhí)枺?/td>: 201910705643.9
• 申請日: 2019-08-01
• 公開（公告）號: CN110284110A
• 公開（公告）日: 2019-09-27
• 發(fā)明（設(shè)計）人: 劉志勇;譚劍;馬路遙
• 申請（專利權(quán)）人: 南通新江海動力電子有限公司
• 主分類號: C23C14/32
• 分類號: C23C14/32;C23C14/10;C23C14/20;C23C14/02
• 代理公司: 鄭州芝麻知識產(chǎn)權(quán)代理事務(wù)所(普通合伙) 41173
• 代理人: 王越

本發(fā)明公開了一種集成電路pp膜耐濕性控制工藝，步驟一、將帶有pp膜的基板的置于升溫箱中，并提升溫度至58?69攝氏度，保持300?450s，步驟二、轉(zhuǎn)至真空箱，采用1500?2500目的砂紙對pp膜進(jìn)行表面擠壓處理，擠壓壓強(qiáng)為35?65pa。本發(fā)明中，對pp膜上的鋁膜進(jìn)行58?69攝氏度溫度軟化，然后在真空度為25?30Pa為真空箱內(nèi)采用2000目的砂紙采用35?65pa的壓強(qiáng)進(jìn)行擠壓處理，pp膜表層形成密布凹坑狀，方便后續(xù)涂層附著，轉(zhuǎn)至離子涂層箱中，真空度為40Pa，進(jìn)行SiO2鍍膜，或者進(jìn)行選取Si和SiO2的混合質(zhì)量比例為1:3進(jìn)行鍍膜，鍍膜時間為14s，鍍膜完成后的SiO2鍍膜的厚度為80μm，Si和SiO2混合膜厚度為80μm，斷面檢測致密度高，Si和SiO2可提高PP膜的耐腐蝕性和降低吸水性，電性能方面具有低損耗和低耗電。

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體PP膜耐濕技術(shù)領(lǐng)域，尤其涉及一種集成電路pp膜耐濕性控制工藝。

背景技術(shù)

在微電子工藝中,通常在半導(dǎo)體的集成電路的上覆蓋一層pp膜，然后pp膜表面進(jìn)行鍍金屬膜處理，一般是先進(jìn)行鍍鋁，然后在鋁膜上進(jìn)行鍍鋅，然而采用此方式處理的pp薄膜不耐濕，產(chǎn)品在做高溫高濕環(huán)境下，容易失效，以及鍍膜層附著程度差導(dǎo)致出現(xiàn)腐蝕性低，在電性能方面具有高損耗和高耗電的現(xiàn)象。

本發(fā)明提供一種集成電路pp膜耐濕性控制工藝。

發(fā)明內(nèi)容

本發(fā)明的目的在于：為了解決傳統(tǒng)的半導(dǎo)體集成電路pp膜鍍金屬鋁和鋅層容易出現(xiàn)pp薄膜不耐濕以及pp薄膜鍍膜層附著程度差導(dǎo)致出現(xiàn)腐蝕性低，在電性能方面具有高損耗和高耗電的問題，而提出的一種集成電路pp膜耐濕性控制工藝。

為了實現(xiàn)上述目的，本發(fā)明采用了如下技術(shù)方案：

步驟一、將帶有pp膜的基板的置于升溫箱中，并提升溫度至58-69攝氏度，保持300-450s；

步驟二、轉(zhuǎn)至真空箱，真空度為25-30Pa，采用1500-2500目的砂紙對pp膜進(jìn)行表面擠壓處理，擠壓壓強(qiáng)為35-65pa，保壓時間為20-35s；

步驟三、轉(zhuǎn)至離子涂層箱中，真空度為30-50Pa，對pp膜上的鋁層進(jìn)行SiO2鍍膜，鍍膜時間為12-20s；

步驟四、然后進(jìn)行離子電鍍Zn層；

步驟五、檢驗，采用激光切割，并通過顯微設(shè)備對斷層SiO2鍍膜厚度測量。

作為上述技術(shù)方案的進(jìn)一步描述：

根據(jù)步驟一，升溫箱中，升溫度至60攝氏度，保持320s。

作為上述技術(shù)方案的進(jìn)一步描述：

砂紙采用2000目，擠壓壓強(qiáng)為40pa。

作為上述技術(shù)方案的進(jìn)一步描述：

根據(jù)步驟三中，真空度為40Pa，鍍膜時間為14s。

作為上述技術(shù)方案的進(jìn)一步描述：

離子涂層箱中還可選用Si進(jìn)行鍍膜或者進(jìn)行Si和SiO2混合鍍膜。

作為上述技術(shù)方案的進(jìn)一步描述：

選取Si和SiO2的混合質(zhì)量比例為1:3。

綜上所述，由于采用了上述技術(shù)方案，本發(fā)明的有益效果是：