[發明專利]半導體存儲裝置

有效

• 申請號: 201910680408.0
• 申請日: 2019-07-26
• 公開（公告）號: CN111354404B
• 公開（公告）日: 2023-04-14
• 發明（設計）人: 久保田賢郎;尾崎正一;末松靖弘
• 申請（專利權）人: 鎧俠股份有限公司
• 主分類號: G11C16/08
• 分類號: G11C16/08;G11C29/42;G06F13/16;G06F13/40
• 代理公司: 北京市中咨律師事務所 11247
• 代理人: 李智;段承恩

實施方式的半導體存儲裝置具備存儲單元陣列、被輸入數據的焊盤、連接于焊盤的ODT電路、驅動ODT電路的ODT驅動器、及向ODT驅動器供給使能信號和電阻值控制信號的控制電路。焊盤配置于存儲單元陣列與半導體存儲裝置的第1端邊之間，ODT電路配置于焊盤與第1端邊之間，ODT驅動器配置于ODT電路與第1端邊之間。在ODT驅動器與第1端邊之間，配置有傳遞電阻值控制信號的ODT控制信號線、和傳遞使能信號的ODT使能信號線。

關聯申請

本申請享有以日本專利申請2018-239994號(申請日:2018年12月21日)為基礎申請的優先權。本申請通過參照該基礎申請而包括基礎申請的全部內容。

技術領域

實施方式涉及半導體存儲裝置。

背景技術

作為半導體存儲裝置，已知有NAND閃存。

發明內容

本實施方式提供一種能夠抑制芯片面積的增加的半導體存儲裝置。

本實施方式的半導體存儲裝置具備：存儲單元陣列，多個存儲單元排列而成；焊盤，被輸入向所述存儲單元陣列寫入的數據；終端電路，連接于所述焊盤；驅動電路，基于使能信號而被選擇啟用狀態或禁用狀態，在通過所述使能信號而被設為所述啟用狀態時，基于電阻值控制信號驅動所述終端電路以成為預定的電阻值；及所述控制電路，向所述驅動電路供給所述使能信號和所述電阻值控制信號。所述半導體存儲裝置具有在第1方向上延伸的第1端邊及第2端邊、和在與所述第1方向正交的第2方向上延伸的第3端邊及第4端邊，在所述第2方向上，所述焊盤配置于所述存儲單元陣列與所述第1端邊之間，在所述第2方向上，所述終端電路配置于所述焊盤與所述第1端邊之間，在所述第2方向上，所述驅動電路配置于所述終端電路與所述第1端邊之間，在所述第2方向上的所述驅動電路與所述第1端邊之間，配置有在所述第1方向上延伸并傳遞所述電阻值控制信號的電阻值控制信號線、和傳遞所述使能信號的使能信號線。

附圖說明

圖1是示出本發明的實施方式涉及的存儲裝置的構成例的框圖。

圖2是示出本發明的實施方式的非易失性存儲器的構成例的框圖。

圖3是示意性地示出輸入輸出端子及輸入輸出電路的連接的電路圖。

圖4是芯片上的非易失性存儲器的概略布局圖。

圖5是比較例的非易失性存儲器中的焊盤部的布局圖。

圖6是第1實施方式涉及的焊盤部的布局圖。

圖7是I/O部的布局圖。

圖8是沿著圖7的A-A′線的剖視圖。

圖9是第2實施方式涉及的焊盤部的布局圖。

圖10是第3實施方式涉及的焊盤部的布局圖。

具體實施方式

以下，參照附圖對實施方式進行說明。

(第1實施方式)

(1.構成)

(1-1.存儲系統的構成)

圖1是示出本發明的實施方式涉及的存儲系統的構成例的框圖。本實施方式的存儲系統具備存儲器控制器1和作為半導體存儲裝置的非易失性存儲器2。存儲系統能夠與主機連接。主機例如是個人計算機、便攜式終端等電子設備。