[發明專利]一種基于CNFET的三值SRAM-PUF電路

有效

• 申請號: 201910647764.2
• 申請日: 2019-07-18
• 公開（公告）號: CN110532815B
• 公開（公告）日: 2023-02-28
• 發明（設計）人: 張麟;張躍軍
• 申請（專利權）人: 寧波大學
• 主分類號: G06F21/72
• 分類號: G06F21/72
• 代理公司: 寧波奧圣專利代理有限公司 33226
• 代理人: 方小惠

本發明公開了一種基于CNFET的三值SRAM?PUF電路，包括4個D觸發器、4?16譯碼器、16個讀字行驅動器和16個三值PUF數據生成及輸出模塊，4?16譯碼器用于將其4位輸入端接入的4位二進制數據轉換為16位二進制數據在其16位輸出端輸出，每個讀字行驅動器分別用于輸出讀使能信號，每個三值PUF數據生成及輸出模塊分別在一個讀字行驅動器的控制下生成響應數據并輸出；優點是在保證隨機性的基礎上，輸出響應速度快，電路開銷小。

技術領域

本發明涉及一種三值SRAM-PUF電路，尤其是涉及一種基于CNFET的三值SRAM-PUF電路。

背景技術

物理不可克隆函數(Physical Unclonable Functions,PUF)電路是芯片領域的“脫氧核糖核酸(Deoxyribonucleic acid,DNA)特征識別技術”，具有唯一性、隨機性和不可克隆性。PUF電路的上述特性，使其可以用于防御攻擊。在多層次安全機制中，PUF電路用于公共密鑰加密系統的密鑰生成、智能卡密鑰識別系統、射頻識別(Radio FrequencyIDentification,RFID)系統和數字知識產權保護等等。同時，高魯棒性的PUF電路能有效的完成身份認證和密鑰產生，實現PUF電路在不同環境下的正常工作。PUF電路也是信息安全領域硬件識別技術的重要補充，確保安全芯片的健康使用。

現有的一種延遲型三值PUF單元電路主要由輸入模塊、延遲鏈、判決器和輸出模塊這四部分組成。該延遲型三值PUF單元電路結構較為復雜，所用的元件較多，因此開銷較大。在電路性能方面，該延遲型三值PUF單元電路需要通過延遲鏈將三值反相器產生的隨機偏差放大，因此其隨機性與構成延遲鏈的延遲單元的數量緊密相關，延遲單元數量越多，其隨機性越好，但是隨著延遲單位數量的增加，產生三值隨機輸出響應的速度也就越慢，相應的其開銷也會隨之增大。

發明內容

本發明所要解決的技術問題是提供一種在保證隨機性的基礎上，輸出響應速度快，電路開銷小的基于CNFET的三值SRAM-PUF電路。

本發明解決上述技術問題所采用的技術方案為：一種基于CNFET的三值SRAM-PUF電路，包括4個D觸發器、4-16譯碼器、16個讀字行驅動器和16個三值PUF數據生成及輸出模塊，每個所述的D觸發器分別具有時鐘端、輸入端和輸出端，所述的4-16譯碼器具有4位輸入端和16位輸出端，所述的4-16譯碼器用于將其4位輸入端接入的4位二進制數據轉換為16位二進制數據在其16位輸出端輸出，每個所述的讀字行驅動器分別具有輸入端、用于輸出讀控制信號的讀控制端、用于輸出讀控制信號的反相信號的反相讀控制端和用于輸出讀使能信號的輸出端，每個所述的三值PUF數據生成及輸出模塊分別具有時鐘端、輸入端、讀控制端、反相讀控制端、第一輸出端和第二輸出端，將4個所述的D觸發器分別稱為第一D觸發器、第二D觸發器、第三D觸發器和第四D觸發器，所述的第一D觸發器的時鐘端、所述的第二D觸發器的時鐘端、所述的第三D觸發器的時鐘端、所述的第四D觸發器的時鐘端和16個所述的三值PUF數據生成及輸出模塊的時鐘端連接且其連接端為所述的三值SRAM-PUF電路的時鐘端，用于接入時鐘信號；所述的第一D觸發器的輸出端和所述的4-16譯碼器的4位輸入端中的第1位輸入端連接，所述的第二D觸發器的輸出端和所述的4-16譯碼器的4位輸入端中的第2位輸入端連接，所述的第三D觸發器的輸出端和所述的4-16譯碼器的4位輸入端中的第3位輸入端連接，所述的第四D觸發器的輸出端和所述的4-16譯碼器的4位輸入端中的第4位輸入端連接，所述的4-16譯碼器的16位輸出端中的第j位輸出端與第j個所述的讀字行驅動器的輸入端連接，j＝1，2，…，16；第j個所述的讀字行驅動器的讀控制端和第j個所述的三值PUF數據生成及輸出模塊的讀控制端連接，第j個所述的讀字行驅動器的反相讀控制端和第j個所述的三值PUF數據生成及輸出模塊的反相讀控制端連接，第j個所述的讀字行驅動器的輸出端和第j個所述的三值PUF數據生成及輸出模塊的輸入端連接。