[發明專利]一種基于CNFET的三值SRAM-PUF電路

有效

• 申請號: 201910647764.2
• 申請日: 2019-07-18
• 公開（公告）號: CN110532815B
• 公開（公告）日: 2023-02-28
• 發明（設計）人: 張麟;張躍軍
• 申請（專利權）人: 寧波大學
• 主分類號: G06F21/72
• 分類號: G06F21/72
• 代理公司: 寧波奧圣專利代理有限公司 33226
• 代理人: 方小惠

1.一種基于CNFET的三值SRAM-PUF電路，其特征在于包括4個D觸發器、4-16譯碼器、16個讀字行驅動器和16個三值PUF數據生成及輸出模塊，每個所述的D觸發器分別具有時鐘端、輸入端和輸出端，所述的4-16譯碼器具有4位輸入端和16位輸出端，所述的4-16譯碼器用于將其4位輸入端接入的4位二進制數據轉換為16位二進制數據在其16位輸出端輸出，每個所述的讀字行驅動器分別具有輸入端、用于輸出讀控制信號的讀控制端、用于輸出讀控制信號的反相信號的反相讀控制端和用于輸出讀使能信號的輸出端，每個所述的三值PUF數據生成及輸出模塊分別具有時鐘端、輸入端、讀控制端、反相讀控制端、第一輸出端和第二輸出端，將4個所述的D觸發器分別稱為第一D觸發器、第二D觸發器、第三D觸發器和第四D觸發器，所述的第一D觸發器的時鐘端、所述的第二D觸發器的時鐘端、所述的第三D觸發器的時鐘端、所述的第四D觸發器的時鐘端和16個所述的三值PUF數據生成及輸出模塊的時鐘端連接且其連接端為所述的三值SRAM-PUF電路的時鐘端，用于接入時鐘信號；所述的第一D觸發器的輸出端和所述的4-16譯碼器的4位輸入端中的第1位輸入端連接，所述的第二D觸發器的輸出端和所述的4-16譯碼器的4位輸入端中的第2位輸入端連接，所述的第三D觸發器的輸出端和所述的4-16譯碼器的4位輸入端中的第3位輸入端連接，所述的第四D觸發器的輸出端和所述的4-16譯碼器的4位輸入端中的第4位輸入端連接，所述的4-16譯碼器的16位輸出端中的第j位輸出端與第j個所述的讀字行驅動器的輸入端連接，j＝1，2，…，16；第j個所述的讀字行驅動器的讀控制端和第j個所述的三值PUF數據生成及輸出模塊的讀控制端連接，第j個所述的讀字行驅動器的反相讀控制端和第j個所述的三值PUF數據生成及輸出模塊的反相讀控制端連接，第j個所述的讀字行驅動器的輸出端和第j個所述的三值PUF數據生成及輸出模塊的輸入端連接；

每個所述的三值PUF數據生成及輸出模塊分別包括三值SRAM-PUF單元、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第一NMOS管、第二NMOS管、第五D觸發器和第六D觸發器，所述的三值SRAM-PUF單元具有輸入端、反相輸入端和輸出端，所述的第五D觸發器和所述的第六D觸發器分別具有時鐘端、輸入端和輸出端，所述的三值SRAM-PUF單元的輸入端為所述的三值PUF數據生成及輸出模塊的讀控制端，所述的三值SRAM-PUF單元的反相輸入端為所述的三值PUF數據生成及輸出模塊的反相讀控制端，所述的三值SRAM-PUF單元的輸出端、所述的第一反相器的輸入端和所述的第二反相器的輸入端連接，所述的第一反相器的輸出端和所述的第一NMOS管的漏極連接，所述的第二反相器的輸出端和所述的第二NMOS管的漏極連接，所述的第一NMOS管的源極和所述的第三反相器的輸入端連接，所述的第三反相器的輸出端和所述的第五反相器的輸入端連接，所述的第五反相器的輸出端和所述的第五D觸發器的輸入端連接，所述的第二NMOS管的源極和所述的第四反相器的輸入端連接，所述的第四反相器的輸出端和所述的第六反相器的輸入端連接，所述的第六反相器的輸出端和所述的第六D觸發器的輸入端連接，所述的第五D觸發器的輸出端為所述的三值PUF數據生成及輸出模塊的第一輸出端，所述的第六D觸發器的輸出端為所述的三值PUF數據生成及輸出模塊的第二輸出端，所述的第一NMOS管的柵極和所述的第二NMOS管的柵極連接且其連接端為所述的三值PUF數據生成及輸出模塊的輸入端，所述的第五D觸發器的時鐘端和所述的第六D觸發器的時鐘端連接且其連接端為所述的三值PUF數據生成及輸出模塊的時鐘端；

所述的三值SRAM-PUF單元包括第一CNFET管、第二CNFET管、第三CNFET管、第四CNFET管、第五CNFET管、第六CNFET管、第七CNFET管、第八CNFET管、第九CNFET管和第十CNFET管；所述的第一CNFET管、所述的第三CNFET管、所述的第五CNFET管、所述的第八CNFET管和所述的第九CNFET管均為P型CNFET管，所述的第二CNFET管、所述的第四CNFET管、所述的第六CNFET管、所述的第七CNFET管和所述的第十CNFET管均為N型CNFET管；所述的第一CNFET管的源極、所述的第三CNFET管的源極和所述的第五CNFET管的源極接入第一電源電壓，所述的第七CNFET管的漏極接入第二電源電壓，所述的第二電源電壓為所述的第一電源電壓的一半；所述的第一CNFET管的柵極、所述的第二CNFET管的柵極、所述的第三CNFET管的柵極、所述的第四CNFET管的柵極、所述的第五CNFET管的漏極、所述的第六CNFET管的漏極、所述的第八CNFET管的漏極、所述的第九CNFET管的漏極和所述的第十CNFET管的漏極連接，所述的第一CNFET管的漏極、所述的第二CNFET管的漏極、所述的第六CNFET管的柵極和所述的第八CNFET管的柵極連接，所述的第二CNFET管的源極接地，所述的第三CNFET管的漏極、所述的第四CNFET管的漏極、所述的第五CNFET管的柵極和所述的第七CNFET管的柵極連接，所述的第四CNFET管的源極接地，所述的第六CNFET管的源極接地，所述的第七CNFET管的源極和所述的第八CNFET管的源極連接，所述的第九CNFET管的源極和所述的第十CNFET管的源極連接且其連接端為所述的三值SRAM-PUF單元的輸出端，所述的第九CNFET管的柵極為所述的三值SRAM-PUF單元的反相輸入端，所述的第十CNFET管的柵極為所述的三值SRAM-PUF單元的輸入端；

所述的第一CNFET管的手性向量為(11,0)，所述的第二CNFET管的手性向量為(16,0)，所述的第三CNFET管的手性向量為(19,0)，所述的第四CNFET管的手性向量為(10,0)，所述的第五CNFET管的手性向量為(13,0)，所述的第六CNFET管的手性向量為(13,0)，所述的第七CNFET管的手性向量為(19,0)，所述的第八CNFET管的手性向量為(19,0)，所述的第九CNFET管的手性向量為(10,0)，所述的第十CNFET管的手性向量為(10,0)。