[發明專利]SRAM的存儲單元結構版圖、SRAM的存儲單元結構及其版圖

有效

• 申請號: 201910643900.0
• 申請日: 2019-07-17
• 公開（公告）號: CN110400797B
• 公開（公告）日: 2022-02-01
• 發明（設計）人: 周曉君
• 申請（專利權）人: 上海華力集成電路制造有限公司
• 主分類號: H01L27/02
• 分類號: H01L27/02;H01L27/11;G11C11/412;G11C11/417
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 郭四華

本發明涉及SRAM的存儲單元結構版圖、SRAM的存儲單元結構及其版圖，涉及半導體集成電路制造方法，在SRAM的存儲單元結構中增加兩個P型輔助管En1?1和En1?2，兩個P型輔助管En1?1和En1?2把有源區AA連接起來，并兩個P型輔助管En1?1和En1?2處于常關閉狀態而永遠無電流通過，所以具有本發明的SRAM的存儲單元結構版圖的SRAM的存儲單元結構的讀寫操作和現有技術的SRAM的存儲單元結構一致，且有效的抑制多晶硅和有源區的橋(bridge)缺陷，降低下拉管PU的電性失配(mismatch)，減少缺陷(defect)帶來的器件失效，并其與傳統工藝兼容，不增大成本。

技術領域

本發明涉及半導體集成電路制造方法，尤其涉及一種SRAM的存儲單元結構版圖、SRAM的存儲單元結構及其版圖。

背景技術

隨著計算機和智能手機的發展，其內部核心處理器的頻率越來越高，功能也越來越強。靜態隨機存取存儲器(Static Random-Access Memory，SRAM)是隨機存取存儲器的一種。目前，CPU和片上系統(SoC)約有一半以上的面積為SRAM所占據，這主要得益于SRAM有較高的速度和較小的泄露電流，可以適應CPU/SoC對緩存器的容量、帶寬和速度要求。

請參閱圖1和圖2，圖1為典型的1個bit SRAM電路示意圖。圖2為包括兩個圖1所示的bit SRAM電路的SRAM版圖示意圖。如圖1所示，現有SRAM的一個存儲單元(1個bit)結構由第一NMOS管PG1、第二NMOS管PG2、第一PMOS管PU1、第二PMOS管PU2、第三NMOS管PD1和第四NMOS管PD3這6個晶體管連接而成，第一PMOS管PU1和第二PMOS管PU2作為兩個上拉管(PullUp，PU)，第三NMOS管PD1和第四NMOS管PD3作為兩個下拉管(Pull Down，PD)，第一NMOS管PG1和第二NMOS管PG2作為選擇管。圖2中虛線框110內為一個bit SRAM電路的SRAM版圖，其第一NMOS管用PG1-1表示，第二NMOS管用PG1-2表示，第一PMOS管PU1-1表示,第二PMOS管用PU1-2表示，其第三NMOS管PD1-1表示，其第四NMOS管用PD1-2表示。圖2中虛線框120內為另一個bit SRAM電路的SRAM版圖，其第一NMOS管用PG2-1表示，第二NMOS管用PG2-2表示，第一PMOS管用PU2-1表示,第二PMOS管PU2-2表示，其第三NMOS管用PD2-1表示，其第四NMOS管PD2-2表示。如圖2所示，每兩個上拉管PU占用一段AA pattern(3個POLY Pitch的長度)，如圖2中的PU1-1以及PU2-1部分，對于此種存儲單元結構，如圖2中橢圓形框線130中的部分，如果多晶硅(POLY)由于工藝變化(process variation)導致過短或者偏移(shift)，或者STI Oxide損失過多，都會導致多晶硅下端的有源區有部分露出，導致SiGe生長，引起多晶硅和有源區的橋(bridge)，可參閱圖3和圖4，圖3為SiGe導致的多晶硅和有源區的橋的示意圖，圖4為沿AA’的剖面圖所示的有源區與多晶硅之間的橋的示意圖。有源區與多晶硅之間的橋會導致上拉管PU的電性失配(mismatch)，而使得器件失效。

發明內容

本發明的目的在于提供一種SRAM的存儲單元結構版圖，可有效的抑制多晶硅和有源區的橋(bridge)缺陷，降低下拉管PU的電性失配(mismatch)，減少缺陷(defect)帶來的器件失效，并其與傳統工藝兼容，不增大成本。