[發明專利]全加器集成電路、四輸入復用器集成電路及其使用方法

在審

• 申請號: 201910640217.1
• 申請日: 2019-07-16
• 公開（公告）號: CN111147068A
• 公開（公告）日: 2020-05-12
• 發明（設計）人: 薩亞爾·米塔爾;阿布舍克·高希;烏特卡什·加格
• 申請（專利權）人: 三星電子株式會社
• 主分類號: H03K19/20
• 分類號: H03K19/20;G06F7/501
• 代理公司: 北京銘碩知識產權代理有限公司 11286
• 代理人: 劉燦強;史泉

1.一種全加器集成電路，所述全加器集成電路包括：

互補信號生成器電路，被配置為：接收三個輸入信號，并基于所述三個輸入信號中的各個輸入信號生成三個互補輸出信號，所述三個輸入信號各自具有高邏輯電平和低邏輯電平中的一個；

內部信號生成器電路，被配置為：基于所述三個互補輸出信號中的兩個和所述三個輸入信號中的一個生成內部信號；

求和輸出信號生成器電路，被配置為：基于所述三個互補輸出信號中的一個、內部信號和互補內部信號，生成輸出求和信號，其中，互補內部信號與內部信號互補；以及

進位信號生成器電路，被配置為：基于所述三個互補輸出信號中的兩個、內部信號和互補內部信號，生成進位信號。

2.根據權利要求1所述的全加器集成電路，其中，互補信號生成器電路包括一個或多個反相器。

3.根據權利要求2所述的全加器集成電路，其中，互補信號生成器電路的所述一個或多個反相器包括三個反相器，所述三個反相器被配置為：接收所述三個輸入信號中的各自的輸入信號，而不需要所述三個輸入信號通過緩沖器，并基于所述三個輸入信號中的各自的輸入信號生成三個互補輸出信號。

4.根據權利要求1所述的全加器集成電路，其中，內部信號生成器電路包括至少一個傳輸門、多個堆疊晶體管和反相器。

5.根據權利要求4所述的全加器集成電路，其中，內部信號生成器電路的所述多個堆疊晶體管包括：串聯連接在源極與地之間的第一晶體管、第二晶體管、第三晶體管和第四晶體管，第一晶體管和第二晶體管均是PMOS晶體管和NMOS晶體管中的第一種晶體管，第三晶體管和第四晶體管均是PMOS晶體管和NMOS晶體管中的第二種晶體管。

6.根據權利要求5所述的全加器集成電路，其中，內部信號生成器電路的第一晶體管、第二晶體管、第三晶體管和第四晶體管的柵極被配置為：分別接收所述三個互補輸出信號中的所述兩個中的第一個、所述三個輸入信號中的所述一個、所述三個互補輸出信號中的所述兩個中的第二個以及所述三個互補輸出信號中的所述兩個中的所述第一個，使得第一晶體管的柵極和第四晶體管的柵極兩者接收所述三個互補輸出信號中的所述兩個中的所述第一個，第二晶體管接收所述三個輸入信號中的所述一個，而不需要所述三個輸入信號中的所述一個通過緩沖器。

7.根據權利要求5所述的全加器集成電路，其中，內部信號生成器電路的反相器被配置為：從第二晶體管與第三晶體管之間的連接接收內部信號，并基于內部信號生成互補內部信號。

8.根據權利要求1所述的全加器集成電路，其中，求和輸出信號生成器電路包括至少一個傳輸門、多個堆疊晶體管和反相器。

9.根據權利要求8所述的全加器集成電路，其中，求和輸出信號生成器電路的所述多個堆疊晶體管包括：串聯連接在源極與地之間的第一晶體管、第二晶體管、第三晶體管和第四晶體管，第一晶體管和第二晶體管均是PMOS晶體管和NMOS晶體管中的第一種晶體管，第三晶體管和第四晶體管均是PMOS晶體管和NMOS晶體管中的第二種晶體管。

10.根據權利要求9所述的全加器集成電路，其中，求和輸出信號生成器電路的第一晶體管、第二晶體管、第三晶體管和第四晶體管的柵極被配置為：分別接收所述三個互補輸出信號中的所述一個、由內部信號生成器電路生成的互補內部信號、內部信號生成器電路生成的內部信號和所述三個互補輸出信號中的所述一個，使得求和輸出信號生成器電路的第一晶體管的柵極和第四晶體管的柵極兩者接收所述三個互補輸出信號中的所述一個。

11.根據權利要求1所述的全加器集成電路，其中，內部信號生成器電路和求和輸出信號生成器電路具有相同的電路布局。

12.根據權利要求1所述的全加器集成電路，其中，進位信號生成器電路包括反相器以及一對驅動器。