[發明專利]集成電路器件及其制造方法

在審

• 申請號: 201910633897.4
• 申請日: 2019-07-15
• 公開（公告）號: CN110739290A
• 公開（公告）日: 2020-01-31
• 發明（設計）人: 樸秀晶;林東燦;文光辰;徐柱斌;崔朱逸;藤崎純史
• 申請（專利權）人: 三星電子株式會社
• 主分類號: H01L23/498
• 分類號: H01L23/498;H01L23/538;H01L21/48;H01L21/768
• 代理公司: 11330 北京市立方律師事務所
• 代理人: 李娜

提供了一種集成電路器件及其制造方法。集成電路器件包括：襯底；位于所述襯底上的接合焊盤；以及穿過所述襯底并連接到所述接合焊盤的貫穿通路結構。所述貫穿通路結構包括導電插塞、覆蓋所述導電插塞的側壁和下表面的第一導電阻擋層、以及覆蓋所述第一導電阻擋層的側壁的第二導電阻擋層。

相關申請的交叉引用

本申請要求2018年7月19日在韓國知識產權局提交的韓國專利申請NO.10-2018-0084274的優先權，通過引用將其全部內容并入本文。

技術領域

本公開的示例性實施例涉及集成電路器件及其制造方法，更具體地，涉及包括穿硅通路(TSV)結構的集成電路器件及其制造方法。

背景技術

隨著多個半導體芯片安裝在單個封裝件中的三維封裝件的開發，可能需要使用延伸穿過襯底或裸片(die)的穿硅通路(TSV)結構來形成垂直電連接的可靠連接結構。

發明內容

根據本發明構思的示例性實施例，一種集成電路器件可以包括：襯底；位于所述襯底上的接合焊盤(landing pad)；以及穿過所述襯底的貫穿通路結構。所述貫穿通路結構可以連接到所述接合焊盤。所述貫穿通路結構包括導電插塞、覆蓋所述導電插塞的側壁和下表面的第一導電阻擋層、以及覆蓋所述第一導電阻擋層的側壁的第二導電阻擋層。

根據本發明構思的示例性實施例，一種集成電路器件可以包括：襯底；位于所述襯底上的層間絕緣層；位于所述層間絕緣層上的接合焊盤；以及貫穿通路結構。所述層間絕緣層和所述襯底可以限定穿透所述襯底和所述層間絕緣層的貫穿通孔。所述貫穿通路結構可以位于所述貫穿通孔中，并且可以連接到所述接合焊盤。所述貫穿通路結構可以包括導電插塞、在所述導電插塞的側壁和下表面上的第一導電阻擋層、以及在所述第一導電阻擋層的側壁上的第二導電阻擋層。

根據本發明構思的示例性實施例，一種集成電路器件可以包括：襯底；位于所述襯底上的接合焊盤；以及穿過所述襯底并連接到所述接合焊盤的貫穿通路結構。所述貫穿通路結構可以包括導電插塞、在所述導電插塞的側壁和下表面上的第一導電阻擋層、在所述第一導電阻擋層的側壁上的第二導電阻擋層、以及在所述第二導電阻擋層的側壁上并與所述接合焊盤間隔開的通路絕緣層。

附圖說明

圖1是示出根據示例性實施例的集成電路器件的俯視圖。

圖2是示出圖1的主單元區域MCR的一部分和貫穿通路區域TVR的一部分的截面圖。

圖3是圖2的部分CX2的放大視圖。

圖4是示出根據示例性實施例的集成電路器件的截面圖。

圖5是示出根據示例性實施例的集成電路器件的截面圖。

圖6是示出根據示例性實施例的集成電路器件的截面圖。

圖7是示出根據示例性實施例的集成電路器件的截面圖。

圖8、圖9、圖10、圖11A、圖11B、圖12A、圖12B、圖13A、圖13B、圖14A、圖14B、圖15和圖16是示出根據示例性實施例的制造集成電路器件的方法中的操作的截面圖。

圖17是示出根據示例性實施例的半導體封裝的主要配置的截面圖。

具體實施方式

現在將參考示出了一些示例性實施例的附圖更全面地描述各種示例性實施例。然而，本發明構思可以以許多替代形式來體現，并且不應當被解釋為僅局限于本文所闡述的示例性實施例。

圖1是示出根據示例性實施例的集成電路器件100的俯視圖。圖2是示出圖1的主單元區域MCR的一部分和貫穿通路區域TVR的一部分的截面圖。圖3是圖2的部分CX2的放大視圖。