[發(fā)明專(zhuān)利]一種遲滯比較器電路

有效

• 申請(qǐng)?zhí)枺?/td>: 201910604426.0
• 申請(qǐng)日: 2019-07-05
• 公開(kāi)（公告）號(hào): CN110166029B
• 公開(kāi)（公告）日: 2023-02-10
• 發(fā)明（設(shè)計(jì)）人: 李瑞輝;余凱;李思臻;黃鈺糴
• 申請(qǐng)（專(zhuān)利權(quán)）人: 廣東工業(yè)大學(xué)
• 主分類(lèi)號(hào): H03K5/24
• 分類(lèi)號(hào): H03K5/24;G06F30/367
• 代理公司: 北京集佳知識(shí)產(chǎn)權(quán)代理有限公司 11227
• 代理人: 劉翠香

本申請(qǐng)公開(kāi)了一種遲滯比較器電路，包括帶隙基準(zhǔn)比較電路、輸出電路、包括獨(dú)立電流源的反饋電路帶隙基準(zhǔn)比較電路包括第一開(kāi)關(guān)單元、第二開(kāi)關(guān)單元、第一電阻及第二電阻。第一開(kāi)關(guān)單元的控制端與第二開(kāi)關(guān)單元的控制端連接；第一開(kāi)關(guān)單元的第一端與輸出電路的第一端連接；第二開(kāi)關(guān)單元的第一端與輸出電路的第二端連接；第一電阻連接于第一開(kāi)關(guān)單元的第二端與第二開(kāi)關(guān)單元的第二端之間；第二電阻連接于第一開(kāi)關(guān)單元的第二端與接地端之間。根據(jù)本申請(qǐng)中帶隙基準(zhǔn)比較電路的各元件連接關(guān)系，可得到溫度系數(shù)為零的基準(zhǔn)電壓并將其作為閾值電壓，由于本申請(qǐng)中帶隙基準(zhǔn)比較電路元件數(shù)量少、結(jié)構(gòu)簡(jiǎn)單，使得比較器的整體電路更簡(jiǎn)單、占用面積較少。

技術(shù)領(lǐng)域

本發(fā)明涉及比較器結(jié)構(gòu)設(shè)計(jì)領(lǐng)域，特別涉及一種遲滯比較器電路。

背景技術(shù)

眾所周知，作為關(guān)鍵的單元電路，比較器廣泛應(yīng)用于模擬電路和混合電路中。隨著集成電路規(guī)模和芯片功能復(fù)雜程度的不斷提高，需要比較器的面積更小、性能更穩(wěn)定。為了提高比較器的性能，一般從降低參考電壓對(duì)溫度的敏感度和引入正反饋的遲滯回環(huán)傳輸特性以提高比較器抗干擾能力兩方面進(jìn)行設(shè)計(jì)。

而目前的相關(guān)方案中，遲滯比較器需要溫度性能好的參考電壓，現(xiàn)有技術(shù)一般通過(guò)基準(zhǔn)源模塊來(lái)產(chǎn)生對(duì)溫度不敏感的基準(zhǔn)電壓，使得整個(gè)比較器電路龐大復(fù)雜；同時(shí)基準(zhǔn)源模塊的最低輸入電壓為1.2V，要獲得一個(gè)與溫度、電壓電源無(wú)關(guān)的基準(zhǔn)源，整個(gè)電路的電源電壓必須超過(guò)2V，否則比較器無(wú)法工作。

因此，如何提供一種解決上述技術(shù)問(wèn)題的方案是目前本領(lǐng)域技術(shù)人員需要解決的問(wèn)題。

發(fā)明內(nèi)容

有鑒于此，本發(fā)明的目的在于提供一種具有帶隙結(jié)構(gòu)的遲滯比較器電路。其具體方案如下：

一種遲滯比較器電路，包括帶隙基準(zhǔn)比較電路、輸出電路、包括獨(dú)立電流源的反饋電路，其中：

所述帶隙基準(zhǔn)比較電路包括第一開(kāi)關(guān)單元、第二開(kāi)關(guān)單元、第一電阻及第二電阻；所述第一開(kāi)關(guān)單元的控制端與所述第二開(kāi)關(guān)單元的控制端連接；

所述第一開(kāi)關(guān)單元的第一端與所述輸出電路的第一端連接；

所述第二開(kāi)關(guān)單元的第一端與所述輸出電路的第二端連接；

所述第一電阻連接于所述第一開(kāi)關(guān)單元的第二端與所述第二開(kāi)關(guān)單元的第二端之間；

所述第二電阻連接于所述第一開(kāi)關(guān)單元的第二端與接地端之間；

所述反饋電路的第一控制端與所述輸出電路的輸出端連接以獲取輸出信號(hào)并根據(jù)所述輸出信號(hào)生成遲滯反饋信號(hào)，所述反饋電路的第二控制端接收輸入信號(hào)，所述反饋電路的輸出端與所述第一開(kāi)關(guān)單元的控制端連接以輸出所述遲滯反饋信號(hào)和所述輸入信號(hào)的信號(hào)和。

優(yōu)選地，所述反饋電路具體包括所述獨(dú)立電流源、第一PMOS、第二PMOS、第三PMOS、第一NMOS、第二NMOS、第三NMOS、第四NMOS、第五NMOS、第三電阻，其中：

所述獨(dú)立電流源的正極與預(yù)設(shè)電位、所述第一PMOS的源極、所述第二PMOS的源極均相連，其負(fù)極與所述第三PMOS的源極、所述第二NMOS的漏極、所述第三NMOS的漏極和柵極、所述第四NMOS的柵極、所述第五NMOS的柵極均連接；

所述第三PMOS的柵極與所述第一NMOS的柵極連接后作為所述第一控制端；

所述第二PMOS的漏極與所述第三電阻的第一端連接；

所述第五NMOS的漏極與所述第三電阻的第二端連接后作為所述第二控制端；

所述第三PMOS的漏極與所述第一NMOS的漏極、所述第二NMOS的柵極均連接；

所述第一NMOS的源極與所述第二NMOS的源極、所述第三NMOS的源極、所述第四NMOS的源極、第五NMOS的源極均接地；