[發明專利]半導體器件

在審

• 申請號: 201910601851.4
• 申請日: 2019-07-04
• 公開（公告）號: CN110690177A
• 公開（公告）日: 2020-01-14
• 發明（設計）人: 樸鐘昊;金完敦;金元洪;白賢浚;李炳訓;任廷爀;玄尚鎮
• 申請（專利權）人: 三星電子株式會社
• 主分類號: H01L21/8234
• 分類號: H01L21/8234;H01L27/088
• 代理公司: 11021 中科專利商標代理有限責任公司
• 代理人: 倪斌

一種半導體器件包括：第一晶體管，包括襯底上的第一柵堆疊；以及第二晶體管，包括襯底上的第二柵堆疊，其中第一柵堆疊包括設置在襯底上的第一鐵電材料層、設置在第一鐵電材料層上的第一功函數層和設置在第一功函數層上的第一上柵電極，其中第二柵堆疊包括設置在襯底上的第二鐵電材料層、設置在第二鐵電材料層上的第二功函數層和設置在第二功函數層上的第二上柵電極，其中第一功函數層包括與第二功函數層相同的材料，以及其中第一柵堆疊的有效功函數不同于第二柵堆疊的有效功函數。

相關申請的交叉引用

本申請要求于2018年7月5日在韓國知識產權局提交的韓國專利申請No.10-2018-0078126和2019年1月7日在韓國知識產權局提交的韓國專利申請No.10-2019-0001698的優先權，其全部公開內容通過引用一并于此。

技術領域

本發明構思涉及一種半導體器件，更具體地，涉及一種這樣的半導體器件，該半導體器件包括具有使用鐵電材料的負電容(NC)的晶體管。

背景技術

金屬氧化物半導體場效應晶體管(MOSET)的發展使得集成電路的集成密度不斷增加。例如，集成電路的集成密度(通常定義為每單位芯片面積的晶體管總數)每兩年翻一番。為了提高集成電路的集成密度，單獨晶體管的尺寸不斷減小。因此，引入了用于改善小型化晶體管性能的半導體技術。

這些半導體技術可以包括高介電常數(高k)金屬柵(HKMG)技術和鰭式場效應晶體管(FinFET)技術。HKMG技術改善了柵電容并降低了漏電流，FinFET技術改善了溝道區的電位受漏極電壓影響的短溝道效應(SCE)。

然而，晶體管尺寸的減小并未帶來晶體管驅動電壓的降低。因此，互補金屬氧化物半導體(CMOS)晶體管的功率密度呈指數增加。為了降低功率密度，應降低驅動電壓。然而，由于硅基MOSFET具有基于熱發射的物理工作特性，因此非常低的電源電壓并不常見。

因此，需要一種在室溫下亞閾值擺幅(SS)小于60mV/decade(這是SS的物理極限)的晶體管。

發明內容

根據本發明構思的示例性實施例，提供了一種半導體器件，包括：第一晶體管，包括襯底上的第一柵堆疊；以及第二晶體管，包括襯底上的第二柵堆疊，其中第一柵堆疊包括設置在襯底上的第一鐵電材料層、設置在第一鐵電材料層上的第一功函數層和設置在第一功函數層上的第一上柵電極，其中第二柵堆疊包括設置在襯底上的第二鐵電材料層、設置在第二鐵電材料層上的第二功函數層和設置在第二功函數層上的第二上柵電極，其中第一功函數層包括與第二功函數層相同的材料，以及其中第一柵堆疊的有效功函數不同于第二柵堆疊的有效功函數。

根據本發明構思的示例性實施例，提供了一種半導體器件，包括：第一晶體管，包括襯底上的第一柵堆疊；以及第二晶體管，包括襯底上的第二柵堆疊，其中第一柵堆疊包括設置在襯底上的第一鐵電材料層、接觸第一鐵電材料層的第一功函數層和沒置在第一功函數層上的第一上柵電極，其中第二柵堆疊包括設置在襯底上的第二鐵電材料層、接觸第二鐵電材料層的第二功函數層和設置在第二功函數層上的第二上柵電極，其中第一鐵電材料層和第二鐵電材料層包括相同的材料，其中第一鐵電材料層的厚度等于第二鐵電材料層的厚度，以及其中第一柵堆疊的有效功函數不同于第二柵堆疊的有效功函數。

根據本發明構思的示例性實施例，提供了一種半導體器件，包括：第一負電容場效應晶體管(NCFET)，包括襯底上的第一柵堆疊；以及第二NCFET，包括襯底上的第二柵堆疊，其中第一柵堆疊包括設置在襯底上的第一界面層、設置在第一界面層上的第一柵絕緣層、設置在第一柵絕緣層上的第一功函數層和設置在第一功函數層上的第一上柵電極，其中第二柵堆疊包括設置在襯底上的第二界面層、設置在第二界面層上的第二柵絕緣層、設置在第二柵絕緣層上的第二功函數層和設置在第二功函數層上的第二上柵電極，以及其中第一柵堆疊的結構不同于第二柵堆疊的結構，以及其中第一柵堆疊的有效功函數不同于第二柵堆疊的有效功函數。

附圖說明