[發明專利]半導體工藝的方法及半導體結構

有效

• 申請號: 201910599513.1
• 申請日: 2019-07-04
• 公開（公告）號: CN110875250B
• 公開（公告）日: 2022-07-01
• 發明（設計）人: 陳世強;李俊鴻;陳嘉仁;林泓緯;毛隆凱
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/8234
• 分類號: H01L21/8234
• 代理公司: 北京東方億思知識產權代理有限責任公司 11258
• 代理人: 桑敏

本公開涉及半導體工藝的方法及半導體結構。一般地，本公開提供了與調整電介質材料的刻蝕速率有關的示例。在實施例中，在襯底中的第一和第二溝槽中共形地沉積第一電介質材料。第一溝槽中的第一電介質材料的合并橫向生長前沿在第一溝槽中形成接縫。處理電介質材料。處理使得物質分別在第一和第二溝槽中的電介質材料的第一和第二上表面上、在接縫中，并擴散到第一和第二溝槽中的相應電介質材料中。在處理之后，刻蝕相應的電介質材料。在刻蝕期間，第二溝槽中的電介質材料的刻蝕速率與第一溝槽中的電介質材料的刻蝕速率的比率通過電介質材料中的物質的存在而被改變。

技術領域

本公開涉及半導體工藝的方法及半導體結構。

背景技術

半導體集成電路(IC)工業經歷了指數增長。IC材料和設計的技術進步已經產生了幾代IC，其中每一代都具有比上一代更小和更復雜的電路。在IC演進的過程中，功能密度(例如，每芯片面積的互連器件的數目)通常增加，而幾何尺寸(例如，可以使用制造工藝產生的最小組件(或線))減小。這種縮小過程通常通過提高生產效率和降低相關成本來提供益處。

隨著設備的縮小，制造商已經開始使用新的和不同的材料和/或材料的組合來促進設備的縮小。縮小(單獨地以及與新的和不同的材料相組合地)還帶來了此前的世代在較大幾何形狀下可能無法呈現的挑戰。

發明內容

本公開的實施例提供了一種半導體工藝的方法，所述方法包括：在襯底中的第一溝槽中以及在所述襯底中的第二溝槽中共形地沉積第一電介質材料，其中，所述第一溝槽中的所述第一電介質材料的合并橫向生長前沿在所述第一溝槽中形成接縫；處理所述第一溝槽中的所述第一電介質材料和所述第二溝槽中的所述第一電介質材料，所述第一溝槽中的所述第一電介質材料具有第一上表面，所述第二溝槽中的所述第一電介質材料具有第二上表面，所述處理使得物質在所述第一上表面和所述第二上表面上、在所述接縫中，并且擴散到所述第一溝槽中的所述第一電介質材料中并擴散到所述第二溝槽中的所述第一電介質材料中；以及在所述處理之后，刻蝕所述第一溝槽中的所述第一電介質材料和所述第二溝槽中的所述第一電介質材料，其中，在所述刻蝕期間，所述第二溝槽中的所述第一電介質材料的第一刻蝕速率與所述第一溝槽中的所述第一電介質材料的第二刻蝕速率的比率通過所述第一電介質材料中的所述物質的存在而被改變。

本公開的實施例還提供了一種半導體結構，所述結構包括：襯底，所述襯底具有第一器件鰭、第二器件鰭和第三器件鰭，所述第一器件鰭的第一側壁面向所述第二器件鰭的側壁，所述第一器件鰭的第二側壁面向所述第三器件鰭的側壁，從所述第一器件鰭的第一側壁到所述第二器件鰭的側壁的第一寬度小于從所述第一器件鰭的第二側壁到所述第三器件鰭的側壁的第二寬度；第一隔離結構，所述第一隔離結構被布置在所述第一器件鰭的第一側壁和所述第二器件鰭的側壁之間，第一尺寸是從所述第一隔離結構的上表面到所述第一器件鰭的上表面；第二隔離結構，所述第二隔離結構被布置在所述第一器件鰭的第二側壁和所述第三器件鰭的側壁之間，第二尺寸是從所述第二隔離結構的上表面到所述第一器件鰭的上表面，所述第二尺寸與所述第一尺寸的比率在從0.93到1的范圍內；以及虛設鰭，所述虛設鰭在所述第二隔離結構上并且在所述第一器件鰭的第二側壁和所述第三器件鰭的側壁之間，所述虛設鰭的側壁面向所述第一器件鰭的第二側壁，第三寬度是從所述第一器件鰭的第二側壁到所述虛設鰭的側壁，所述第三寬度小于所述第一寬度。