[發明專利]半導體工藝的方法及半導體結構

有效

• 申請號: 201910599513.1
• 申請日: 2019-07-04
• 公開（公告）號: CN110875250B
• 公開（公告）日: 2022-07-01
• 發明（設計）人: 陳世強;李俊鴻;陳嘉仁;林泓緯;毛隆凱
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/8234
• 分類號: H01L21/8234
• 代理公司: 北京東方億思知識產權代理有限責任公司 11258
• 代理人: 桑敏

1.一種半導體工藝的方法，所述方法包括：

在襯底中的第一溝槽中以及在所述襯底中的第二溝槽中共形地沉積第一電介質材料，其中，所述第一溝槽中的所述第一電介質材料的合并橫向生長前沿在所述第一溝槽中形成接縫；

在所述第二溝槽中的所述第一電介質材料上沉積第二電介質材料；

平坦化所述第一電介質材料和所述第二電介質材料，其中，在所述平坦化之后，所述第二電介質材料在所述第二溝槽中形成虛設鰭；

處理所述第一溝槽中的所述第一電介質材料以及所述第二溝槽中的所述第一電介質材料和所述虛設鰭，所述第一溝槽中的所述第一電介質材料具有第一上表面，所述第二溝槽中的所述第一電介質材料具有第二上表面，所述處理使得物質在所述第一上表面和所述第二上表面上、在所述接縫中，并且擴散到所述第一溝槽中的所述第一電介質材料中并擴散到所述第二溝槽中的所述第一電介質材料中；

在所述處理之后，刻蝕所述第一溝槽中的所述第一電介質材料以及所述第二溝槽中的所述第一電介質材料和所述虛設鰭，其中，在所述刻蝕期間，所述第二溝槽中的所述第一電介質材料的第一刻蝕速率與所述第一溝槽中的所述第一電介質材料的第二刻蝕速率的比率通過所述第一電介質材料中的所述物質的存在而被改變；以及

在所述第一溝槽中的所述第一電介質材料以及所述第二溝槽中的所述第一電介質材料和所述虛設鰭之上形成柵極結構，所述柵極結構實體接觸所述第二溝槽中的所述虛設鰭的兩個側壁和頂表面。

2.根據權利要求1所述的方法，還包括重復地執行所述處理和所述刻蝕。

3.根據權利要求1所述的方法，其中，所述處理包括等離子體工藝。

4.根據權利要求1所述的方法，其中，所述物質減小所述第一刻蝕速率和所述第二刻蝕速率，在所述刻蝕期間，所述第一刻蝕速率與所述第二刻蝕速率的比率通過所述第一電介質材料中的所述物質的存在而被增加。

5.根據權利要求1所述的方法，其中，所述物質增加所述第一刻蝕速率和所述第二刻蝕速率，在所述刻蝕期間，所述第一刻蝕速率與所述第二刻蝕速率的比率通過所述第一電介質材料中的所述物質的存在而被減小。

6.根據權利要求1所述的方法，其中，沉積所述第一電介質材料包括在所述第一溝槽中合并所述第一電介質材料的橫向生長前沿以在所述第一溝槽中形成接縫，其中，在所述第二溝槽中沒有所述第一電介質材料的橫向生長前沿與所述第一電介質材料的另一橫向生長前沿進行合并。

7.根據權利要求1所述的方法，其中，所述處理使得所述物質在所述虛設鰭的第三上表面上并擴散到所述虛設鰭中，其中，在所述刻蝕期間，所述虛設鰭的第三刻蝕速率通過所述虛設鰭中的所述物質的存在而被改變。

8.根據權利要求7所述的方法，其中，所述物質減小所述第三刻蝕速率。

9.根據權利要求7所述的方法，其中，所述物質增加所述第三刻蝕速率。

10.根據權利要求1所述的方法，其中，所述第一上表面的連續寬度大于所述第二上表面的連續寬度。