[發(fā)明專(zhuān)利]一種流水式數(shù)字射頻存儲(chǔ)器模塊

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• 申請(qǐng)?zhí)枺?/td>: 201910587637.8
• 申請(qǐng)日: 2019-07-02
• 公開(kāi)（公告）號(hào): CN110287134A
• 公開(kāi)（公告）日: 2019-09-27
• 發(fā)明（設(shè)計(jì)）人: 沙文祥;胥嘉佳
• 申請(qǐng)（專(zhuān)利權(quán)）人: 南京國(guó)睿安泰信科技股份有限公司
• 主分類(lèi)號(hào): G06F13/16
• 分類(lèi)號(hào): G06F13/16;G01S7/35
• 代理公司: 南京知識(shí)律師事務(wù)所 32207
• 代理人: 高嬌陽(yáng)

本發(fā)明提供了一種流水式數(shù)字射頻存儲(chǔ)器模塊，其延遲控制邏輯單元根據(jù)設(shè)置的延遲時(shí)間參數(shù)，生成從SDRAM寫(xiě)數(shù)據(jù)FIFO寫(xiě)入到DDR3SDRAM的地址，以及從DDR3SDRAM讀出到SDRAM讀數(shù)據(jù)FIFO的地址，這兩個(gè)地址的差值＝延遲時(shí)間÷DDR3SDRAM讀寫(xiě)時(shí)鐘周期；并控制SDRAM控制IP核分時(shí)間片讀取SDRAM寫(xiě)數(shù)據(jù)FIFO的數(shù)據(jù)與寫(xiě)入SDRAM讀取數(shù)據(jù)FIFO的數(shù)據(jù)；當(dāng)SDRAM寫(xiě)數(shù)據(jù)FIFO的“寫(xiě)滿標(biāo)記”置位時(shí)，將時(shí)間片分配給讀取SDRAM寫(xiě)數(shù)據(jù)FIFO數(shù)據(jù)的工作；當(dāng)SDRAM讀數(shù)據(jù)FIFO的“讀空標(biāo)記”置位時(shí)，將時(shí)間片分配給寫(xiě)入SDRAM讀數(shù)據(jù)FIFO數(shù)據(jù)的工作。

技術(shù)領(lǐng)域

本發(fā)明涉及雷達(dá)回波信號(hào)發(fā)生設(shè)備領(lǐng)域，可以用于寬帶雷達(dá)回波信號(hào)發(fā)生設(shè)備，針對(duì)多部同時(shí)開(kāi)機(jī)的雷達(dá)產(chǎn)生相同的延遲可調(diào)的回波信號(hào)。

背景技術(shù)

數(shù)字射頻存儲(chǔ)器DRFM是現(xiàn)代電子對(duì)抗系統(tǒng)中有源雷達(dá)干擾機(jī)的主要組成部分，用于將接收到的雷達(dá)信號(hào)精確地復(fù)制后再轉(zhuǎn)發(fā)給雷達(dá)系統(tǒng)，以此產(chǎn)生虛擬的目標(biāo)回波。DRFM技術(shù)能夠精確地復(fù)制雷達(dá)信號(hào)，已經(jīng)廣泛應(yīng)用于各種雷達(dá)回波信號(hào)發(fā)生設(shè)備。

隨著雷達(dá)回波信號(hào)發(fā)生設(shè)備的儲(chǔ)頻帶寬不斷地增加，儲(chǔ)頻帶寬內(nèi)存在多部同時(shí)開(kāi)機(jī)雷達(dá)的概率也隨之增加，在有些應(yīng)用中，需要對(duì)存在于儲(chǔ)頻帶寬內(nèi)的所有雷達(dá)信號(hào)進(jìn)行數(shù)字射頻存儲(chǔ)。傳統(tǒng)的DRFM是以對(duì)雷達(dá)脈沖包絡(luò)的檢波結(jié)果作為對(duì)雷達(dá)脈沖信號(hào)的存儲(chǔ)時(shí)刻，而后在釋放時(shí)刻到達(dá)時(shí)將存儲(chǔ)的雷達(dá)脈沖信號(hào)釋放出去，這種做法在控制上較為簡(jiǎn)潔，但是如果儲(chǔ)頻帶寬內(nèi)存在不止一部雷達(dá)信號(hào)時(shí)，就會(huì)出現(xiàn)脈沖重復(fù)周期PRI各不相同的雷達(dá)信號(hào)在時(shí)間上發(fā)生重疊的問(wèn)題，導(dǎo)致雷達(dá)脈沖釋放時(shí)刻的計(jì)算錯(cuò)誤。

發(fā)明內(nèi)容

針對(duì)傳統(tǒng)的DRFM難以實(shí)現(xiàn)對(duì)多部同時(shí)存在雷達(dá)進(jìn)行射頻存儲(chǔ)的問(wèn)題，本發(fā)明設(shè)計(jì)的一種流水式的DRFM模塊，實(shí)現(xiàn)對(duì)多部同時(shí)存在雷達(dá)信號(hào)的射頻存儲(chǔ)。

為了解決以上問(wèn)題，本發(fā)明采用了如下技術(shù)方案：一種流水式數(shù)字射頻存儲(chǔ)器模塊，其特征是，包括現(xiàn)場(chǎng)可編程門(mén)陣列FPGA、第三代雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器DDRSDRAM，所述的FPGA包括流水式DRFM控制單元，用DDR3 SDRAM顆粒陣列作為DRFM模塊的存儲(chǔ)器，實(shí)現(xiàn)數(shù)字射頻信號(hào)的存儲(chǔ)和延遲輸出，最大延遲時(shí)間取決于DDR3 SDRAM顆粒陣列的總存儲(chǔ)容量。用FPGA來(lái)實(shí)現(xiàn)DRFM模塊的驅(qū)動(dòng)控制器。

所述的流水式DRFM控制單元包括延遲控制邏輯單元、SDRAM寫(xiě)數(shù)據(jù)FIFO、SDRAM讀數(shù)據(jù)FIFO和SDRAM控制IP核(Intellectual Property core)；

數(shù)字射頻輸入信號(hào)連續(xù)寫(xiě)入到SDRAM寫(xiě)數(shù)據(jù)FIFO中；

數(shù)字射頻輸出信號(hào)連續(xù)從SDRAM寫(xiě)數(shù)據(jù)FIFO中讀出；

延遲控制邏輯單元根據(jù)設(shè)置的延遲時(shí)間參數(shù)，生成從SDRAM寫(xiě)數(shù)據(jù)FIFO寫(xiě)入到DDR3 SDRAM的地址，以及從DDR3 SDRAM讀出到SDRAM讀數(shù)據(jù)FIFO的地址，這兩個(gè)地址的差值＝延遲時(shí)間÷DDR3 SDRAM讀寫(xiě)時(shí)鐘周期；

延遲控制邏輯單元控制SDRAM控制IP核分時(shí)間片讀取SDRAM寫(xiě)數(shù)據(jù)FIFO的數(shù)據(jù)與寫(xiě)入SDRAM讀取數(shù)據(jù)FIFO的數(shù)據(jù)；

延遲控制邏輯單元通過(guò)檢測(cè)FIFO的“讀空標(biāo)記”和“寫(xiě)滿標(biāo)記”，來(lái)保證SDRAM寫(xiě)數(shù)據(jù)FIFO中不能寫(xiě)滿數(shù)據(jù)，并保證SDRAM讀取數(shù)據(jù)FIFO中不能讀空數(shù)據(jù)；當(dāng)SDRAM寫(xiě)數(shù)據(jù)FIFO的“寫(xiě)滿標(biāo)記”置位時(shí)，延遲控制邏輯單元將時(shí)間片分配給讀取SDRAM寫(xiě)數(shù)據(jù)FIFO數(shù)據(jù)的工作；當(dāng)SDRAM讀數(shù)據(jù)FIFO的“讀空標(biāo)記”置位時(shí)，延遲控制邏輯單元將時(shí)間片分配給寫(xiě)入SDRAM讀數(shù)據(jù)FIFO數(shù)據(jù)的工作；