[發(fā)明專利]一種流水式數(shù)字射頻存儲器模塊

在審

• 申請?zhí)枺?/td>: 201910587637.8
• 申請日: 2019-07-02
• 公開（公告）號: CN110287134A
• 公開（公告）日: 2019-09-27
• 發(fā)明（設(shè)計(jì)）人: 沙文祥;胥嘉佳
• 申請（專利權(quán)）人: 南京國睿安泰信科技股份有限公司
• 主分類號: G06F13/16
• 分類號: G06F13/16;G01S7/35
• 代理公司: 南京知識律師事務(wù)所 32207
• 代理人: 高嬌陽

1.一種流水式數(shù)字射頻存儲器模塊，其特征是，包括現(xiàn)場可編程門陣列FPGA、第三代雙倍速率同步動態(tài)隨機(jī)存儲器DDR SDRAM，所述的FPGA包括流水式DRFM控制單元，所述的流水式DRFM控制單元包括延遲控制邏輯單元、SDRAM寫數(shù)據(jù)FIFO、SDRAM讀數(shù)據(jù)FIFO和SDRAM控制IP核；

數(shù)字射頻輸入信號連續(xù)寫入到SDRAM寫數(shù)據(jù)FIFO中；

數(shù)字射頻輸出信號連續(xù)從SDRAM寫數(shù)據(jù)FIFO中讀出；

延遲控制邏輯單元根據(jù)設(shè)置的延遲時間參數(shù)，生成從SDRAM寫數(shù)據(jù)FIFO寫入到DDR3SDRAM的地址，以及從DDR3 SDRAM讀出到SDRAM讀數(shù)據(jù)FIFO的地址，這兩個地址的差值＝延遲時間÷DDR3 SDRAM讀寫時鐘周期；

延遲控制邏輯單元控制SDRAM控制IP核分時間片讀取SDRAM寫數(shù)據(jù)FIFO的數(shù)據(jù)與寫入SDRAM讀取數(shù)據(jù)FIFO的數(shù)據(jù)；

延遲控制邏輯單元通過檢測FIFO的“讀空標(biāo)記”和“寫滿標(biāo)記”，來保證SDRAM寫數(shù)據(jù)FIFO中不能寫滿數(shù)據(jù)，并保證SDRAM讀取數(shù)據(jù)FIFO中不能讀空數(shù)據(jù)；當(dāng)SDRAM寫數(shù)據(jù)FIFO的“寫滿標(biāo)記”置位時，延遲控制邏輯單元將時間片分配給讀取SDRAM寫數(shù)據(jù)FIFO數(shù)據(jù)的工作；當(dāng)SDRAM讀數(shù)據(jù)FIFO的“讀空標(biāo)記”置位時，延遲控制邏輯單元將時間片分配給寫入SDRAM讀數(shù)據(jù)FIFO數(shù)據(jù)的工作。

2.根據(jù)權(quán)利要求1所述的一種流水式數(shù)字射頻存儲器模塊，其特征是，延遲控制邏輯單元對SDRAM控制IP核的控制流程：ADDR_W為SDRAM寫數(shù)據(jù)FIFO向SDRAM控制IP核寫入數(shù)據(jù)的地址，ADDR_R為SDRAM讀數(shù)據(jù)FIFO從SDRAM控制IP核讀取數(shù)據(jù)的地址，ADDR_S為延遲時間對應(yīng)的SDRAM地址差值：ADDR_S＝延遲時間÷2÷FPGA時鐘周期；當(dāng)ADDR_W-ADDR_R＞ADDR_S，則設(shè)置SDRAM數(shù)據(jù)操作為讀操作，否則設(shè)置為寫操作。

3.根據(jù)權(quán)利要求1所述的一種流水式數(shù)字射頻存儲器模塊，其特征是，延遲控制邏輯單元對SDRAM寫數(shù)據(jù)FIFO的控制流程：當(dāng)讀/寫SDRAM數(shù)據(jù)狀態(tài)標(biāo)記為寫有效時，讀取“寫SDRAM數(shù)據(jù)FIFO”中的數(shù)據(jù)，并將數(shù)據(jù)寫入“SDRAM控制IP”中；當(dāng)讀/寫SDRAM數(shù)據(jù)狀態(tài)標(biāo)記為讀有效時，如果“寫SDRAM數(shù)據(jù)FIFO”寫滿標(biāo)記置位，將切換讀/寫SDRAM數(shù)據(jù)狀態(tài)標(biāo)記為寫有效，并立即讀取“寫SDRAM數(shù)據(jù)FIFO”中的數(shù)據(jù)，并寫入“SDRAM控制IP”中。

4.根據(jù)權(quán)利要求1所述的一種流水式數(shù)字射頻存儲器模塊，其特征是，延遲控制邏輯單元對SDRAM讀數(shù)據(jù)FIFO的控制流程：當(dāng)讀/寫SDRAM數(shù)據(jù)狀態(tài)標(biāo)記為讀有效時，讀取SDRAM控制IP中的數(shù)據(jù)，并將數(shù)據(jù)寫入讀SDRAM數(shù)據(jù)FIFO中；當(dāng)讀/寫SDRAM數(shù)據(jù)狀態(tài)標(biāo)記為寫有效時，如果讀SDRAM數(shù)據(jù)FIFO空，將切換讀/寫SDRAM數(shù)據(jù)狀態(tài)標(biāo)記為讀有效，并立即讀取“SDRAM控制IP核”中的數(shù)據(jù)，并將數(shù)據(jù)寫入讀SDRAM數(shù)據(jù)FIFO中。