[發明專利]基于FPGA的高幀頻逐行圖像轉換至標清PAL隔行圖像實現方法

有效

• 申請號: 201910583064.1
• 申請日: 2019-07-01
• 公開（公告）號: CN112188137B
• 公開（公告）日: 2022-07-08
• 發明（設計）人: 王茂義;馮錦亭;燕一松;白志強;李戰行
• 申請（專利權）人: 北京華航無線電測量研究所
• 主分類號: H04N7/01
• 分類號: H04N7/01;H04N5/268
• 代理公司: 暫無信息
• 代理人: 暫無信息

本發明公開了一種基于FPGA的高幀頻逐行圖像轉換至標清PAL隔行圖像實現方法，以BT656數據幀的時序為基準，產生控制緩存芯片乒乓讀寫操作的3個控制信號，再對2片緩存芯片乒乓控制，進行寫操作和讀操作，實現高幀頻逐行圖像轉換至標清PAL隔行圖像。本發明放寬了對BT656數據幀和輸入圖像二者周期之間關系的約束，僅要求輸入圖像周期小于等于BT656數據幀周期的一半，不僅保證了PAL標清模擬圖像的穩定顯示，也節省了硬件資源以及成本。

技術領域

本發明屬于數字信號處理領域，具體涉及一種基于FPGA的高幀頻逐行圖像轉換至標清PAL隔行圖像實現方法。

背景技術

在圖像實時處理平臺中，經常需要將輸入的高幀頻逐行圖像，通過緩存芯片，由Itu-r bt.656定義的并行硬件接口輸出數據至芯片ADV7393，實現隔行PAL標清圖像顯示。其中Itu-r bt.656并行硬件接口，是用來傳送一路4:2:2的YCbCr的數字視頻流，以下簡稱BT656。由于BT656數據幀周期是固定的40ms，若使用2個緩存芯片，那么輸入圖像周期必須與之相匹配，是20ms或者40ms，否則輸出的PAL圖像上下抖動，不能穩定顯示；若采用3個緩存芯片，雖然可以實現PAL圖像的穩定顯示，且對圖像周期要求不那么嚴格，但是在硬件成本和電路尺寸方面，都多了1個緩存芯片的代價。尤其對于一些只有2個緩存芯片的通用化硬件平臺，面對不同幀頻的圖像輸入，利用原來常用控制方法，則不能實現PAL圖像的穩定顯示。

發明內容

本發明需解決技術問題是提供一種高幀頻逐行圖像轉換至標清PAL隔行圖像的方法，該方法能克服以上兩種處理方式的不足，放寬了BT656數據幀和輸入圖像二者周期之間關系的約束，保證了PAL標清模擬圖像的穩定顯示，同時也節省了硬件資源以及成本，使通用化硬件平臺適應于不同的輸入圖像幀頻，擴大了使用范圍，提高了硬件平臺的通用性。

為解決上述技術問題，本發明提供了一種基于FPGA的高幀頻逐行圖像轉換至標清PAL隔行圖像實現方法，包括如下步驟：

步驟1、產生BT656數據格式；

步驟2、以BT656數據幀的時序為基準，產生控制緩存芯片乒乓讀寫操作的3個控制信號；

步驟3、根據步驟2產生的3個控制信號，對2片緩存芯片乒乓控制，進行寫操作和讀操作，實現高幀頻逐行圖像轉換至標清PAL隔行圖像。

進一步地，所述步驟1具體如下：

所述BT656數據幀是由4:2:2的YCbCr視頻數據和行列同步控制信號組成，共有625行1728列，其中23～310行是偶場有效視頻行，336～623行是奇場有效視頻行，其余為行列同步控制信號；

每行數據包含水平控制信號和YCbCr視頻數據信號，由4部分組成：結束碼EAV、水平消隱、起始碼SAV和有效數據Active Video，

其中有效數據有1440個字節，由亮度信息和色差信息組成；

SAV和EAV信號有3個字節的前導：FF、00、00；最后1字節XY表示該行位于整個數據幀的位置及如何區分SAV和EAV，XY字節各比特含義：BIT7：固定為1，BIT6：F＝0表示偶數場，F＝1表示奇數場；BIT5：V＝0表示有效數據行，否則是無效數據行；BIT4：H＝0表示SAV信號，H＝1表示EAV信號；BIT3～BIT1：p3,p2,p1是保護位，由F、V和H信號計算生成，p3＝V異或H，p2＝F異或V，p1＝F異或v；BIT0：p0＝F異或V異或H。

進一步地，所述步驟2中3個控制信號分別是：

控制信號allow_en是一個2bit的信號，等于2’b10時表示從BT656的1行1列至23行1列的這段時間，等于2’b11時，表示從23行1列至N行M列的這段時間，所述BT656數據的N行M列相當于輸入圖像的周期；