[發明專利]基于FPGA的高幀頻逐行圖像轉換至標清PAL隔行圖像實現方法

有效

• 申請號: 201910583064.1
• 申請日: 2019-07-01
• 公開（公告）號: CN112188137B
• 公開（公告）日: 2022-07-08
• 發明（設計）人: 王茂義;馮錦亭;燕一松;白志強;李戰行
• 申請（專利權）人: 北京華航無線電測量研究所
• 主分類號: H04N7/01
• 分類號: H04N7/01;H04N5/268
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.一種基于FPGA的高幀頻逐行圖像轉換至標清PAL隔行圖像實現方法，包括如下步驟：

步驟1、產生BT656數據格式；

步驟2、以BT656數據幀的時序為基準，產生控制緩存芯片乒乓讀寫操作的3個控制信號，所述3個控制信號分別是：

控制信號allow_en是一個2bit的信號，等于2’b10時表示從BT656的1行1列至23行1列的這段時間，等于2’b11時，表示從23行1列至N行M列的這段時間，所述BT656數據的N行M列相當于輸入圖像的周期；

控制信號flag_w表示2個緩存芯片讀寫操作的乒乓切換，高低電平的置位時刻是23行1列，切換周期是40ms；

控制信號BT656_start表示有效視頻行的開始時刻，即在23行1列；

步驟3、根據步驟2產生的3個控制信號，對2片緩存芯片乒乓控制，進行寫操作和讀操作，實現高幀頻逐行圖像轉換至標清PAL隔行圖像，具體為：

由于輸入圖像的周期相當于BT656數據的N行M列，從BT656的1行1列至N行M列這段時間分為2段：第一段是BT656前22行的消隱期，即allow_en等于2’b10，第二段是BT656的23行1列至N行M列，即allow_en等于2’b11；

從BT656的1行1列至N行M列的這段時間內，檢測到輸入圖像的幀同步上升沿，狀態機從初始狀態跳轉至等待狀態；在等待狀態內，若allow_en為2’b11，且flag_w為高電平，進入寫緩存芯片A，若flag_w為低電平，則進入寫緩存芯片B；在幀同步下降沿，跳轉至結束狀態，結束當前幀的寫狀態，等待下一幀圖像數據；

緩存芯片的讀操作是，信號BT656_start為1時，從初始狀態跳轉至等待狀態；flag_w為1時，進入讀緩存芯片B狀態，否則進入讀緩存芯片A狀態；隔行讀滿288行，跳轉至場結束狀態；由于BT656的有效視頻行是先偶場，后奇場，所以場信號的上升沿，表示偶場數據結束，狀態機進入等待狀態，開始讀奇場數據；場信號的下降沿，表示奇場數據結束，即當前BT656數據幀的有效視頻行數據結束，跳轉至初始狀態，開始BT656下一幀有效視頻行的讀取。

2.根據權利要求1所述的一種基于FPGA的高幀頻逐行圖像轉換至標清PAL隔行圖像實現方法，其特征在于，所述步驟1具體如下：

所述BT656數據幀是由4:2:2的 YCbCr視頻數據和行列同步控制信號組成，共有625行1728列，其中23~310行是偶場有效視頻行，336~623行是奇場有效視頻行，其余為行列同步控制信號；

每行數據包含水平控制信號和YCbCr視頻數據信號，由4部分組成：結束碼EAV、水平消隱、起始碼SAV和有效數據Active Video，

其中有效數據有1440個字節，由亮度信息和色差信息組成；

SAV和EAV信號有3個字節的前導：FF、00、00；最后1字節XY表示該行位于整個數據幀的位置及如何區分SAV和EAV，XY字節各比特含義：BIT7：固定為1，BIT6：F=0表示偶數場，F=1表示奇數場；BIT5：V=0表示有效數據行，否則是無效數據行；BIT4：H=0表示SAV信號，H=1表示EAV信號；BIT3~BIT1：p3,p2,p1是保護位，由F、V和H信號計算生成，p3= V異或H，p2= F異或V，p1= F異或v；BIT0：p0= F異或V異或H。