[發明專利]一種寫時鐘延遲調整方法及電路

在審

• 申請號: 201910577415.8
• 申請日: 2019-06-28
• 公開（公告）號: CN110310685A
• 公開（公告）日: 2019-10-08
• 發明（設計）人: 李乾男
• 申請（專利權）人: 西安紫光國芯半導體有限公司
• 主分類號: G11C7/22
• 分類號: G11C7/22
• 代理公司: 西安智邦專利商標代理有限公司 61211
• 代理人: 王少文

為了解決現有GDDR6的寫時鐘到時鐘校準方式會導致寫時鐘周期丟失從而造成校準結果錯誤的技術問題，本發明提供了一種寫時鐘延遲調整方法及電路。本發明采用時鐘門控單元來關掉相位調整時的寫時鐘信號，在相位調整完成后再重新使能寫時鐘信號，關掉寫時鐘信號的周期數目在quad data rate(寫時鐘)模式下是2的整數倍，在double data rate(寫時鐘)模式下是4的整數倍，不會出現小于寫時鐘信號半周期的脈寬，避免了由于脈寬變窄而導致GDDR6的接收端無法識別脈寬的情況發生，并且能夠保證恢復寫時鐘信號后，分頻器相位與之前相同，edc反饋結果不會出現錯誤，校準結果準確可信。

技術領域

本發明屬于存儲控制器技術領域，涉及一種寫時鐘延遲調整方法及電路，用于寫時鐘到時鐘校準。

背景技術

圖1所示為現有GDDR6中寫時鐘到時鐘(即wck2ck)校準電路原理圖，包括wck分頻部分以及ck采樣部分。

PHY(Port Physical Layer，端口物理層)進行寫時鐘到時鐘校準原理是通過調整輸入給GDDR6的寫時鐘信號的延遲來對準DRAM內部寫時鐘信號(wck)和時鐘信號(ck)的相位，具體校準方法為：DRAM內部用時鐘信號(ck)采樣分頻后的寫時鐘信號，并將采樣結果通過edc引腳反饋給PHY，PHY根據反饋的結果來增加或減少輸入給GDDR6的寫時鐘信號上的延遲。當edc反饋的結果是0時，不斷減少寫時鐘信號的延遲，直到edc反饋結果變成1，說明此時輸入到GDDR6內部的時鐘信號和寫時鐘信號相位是對齊的。當edc反饋的結果是1時，不斷減少寫時鐘信號的延遲，直到edc反饋結果變成0，說明此時輸入到GDDR6內部的時鐘信號和寫時鐘信號相位是對齊的。

當PHY減小寫時鐘信號的延遲時，會導致寫時鐘信號高電平或者低電平的寬度減小，由于寫時鐘信號的頻率非常高，其脈寬變窄可能導致GDDR6的接收端無法識別該脈寬，從而導致一個寫時鐘信號周期丟失，如圖2所示。周期的丟失會導致輸入到GDDR6內部的寫時鐘信號分頻后實際的相位與理論的相位相反，進而造成edc反饋結果誤變成1，PHY認為輸入到GDDR6內部的時鐘信號和寫時鐘信號相位已經對齊，校準結束，而實際上輸入到GDDR6內部的時鐘信號和寫時鐘信號的相位并未對齊。

發明內容

為了解決現有GDDR6的寫時鐘到時鐘校準方式會導致寫時鐘周期丟失從而造成校準結果錯誤的技術問題，本發明提供了一種寫時鐘延遲調整方法及電路。

本發明的技術方案：

一種寫時鐘延遲調整方法，其特殊之處在于，

所述方法用于寫時鐘到時鐘校準；

包括步驟：

1)關掉N個周期的寫時鐘信號，N＝m×n，m為正整數，n為寫時鐘信號被分頻的分頻數；

2)調整寫時鐘信號的相位；

3)重新使能寫時鐘信號。

進一步地，步驟1)中關掉N個周期的寫時鐘信號以及步驟3)重新使能寫時鐘信號均是通過時鐘門控單元和計數器實現的；當需要調整寫時鐘信號的相位時，計算器開始計數并通過寫時鐘使能信號關閉時鐘門控單元；當計數值等于N時，計算器通過寫時鐘使能信號開啟時鐘門控單元。

進一步地，所述關閉時鐘門控單元為：計算器拉低時鐘門控單元所接收的寫時鐘使能信號；所述開啟時鐘門控單元為：計算器拉高時鐘門控單元所接收的寫時鐘使能。

進一步地，步驟2)中通過改變延遲來調整寫時鐘信號的相位。

進一步地，所述寫時鐘延遲調整方法適用于GDDR中寫時鐘到時鐘的校準。

進一步地，所述GDDR為GDDR5或GDDR6中寫時鐘到時鐘的校準。