[發明專利]輔助電路、存儲器系統及將讀輔助給多存儲器單元的方法

有效

• 申請號: 201910573698.9
• 申請日: 2019-06-28
• 公開（公告）號: CN110660443B
• 公開（公告）日: 2021-08-17
• 發明（設計）人: 藤原英弘;廖宏仁;潘顯裕;林志宇;陳炎輝;賽赫爾·普列特·辛格
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: G11C16/34
• 分類號: G11C16/34
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

公開了讀輔助電路，讀輔助電路包括分壓器電路和多個寫入線驅動器電路。分壓器電路配置為將電源電壓分壓并且在所述分壓器電路的輸出處的源極寫入線電壓提供給多個寫入線驅動器電路。每個寫入線驅動器電路配置為接收源極寫入線電壓，并根據控制每個寫入線驅動器電路的相應的獨立使能信號選擇性地將源極寫入線電壓應用于相應的寫入線。本發明實施例還涉及一種存儲器系統以及一種在讀取操作期間將讀輔助提供給多個存儲器單元的方法。

技術領域

本發明的實施例涉及輔助電路、存儲器系統以及讀輔助供給方法。

背景技術

數據存儲器件是用于寫入和/或讀取電子數據的電子器件。數據存儲器件可以實施為諸如隨機存取存儲器(RAM)的易失性存儲器，其通常需要電能保持其存儲的信息，或者實施為諸如只讀存儲器(ROM)的非易失性存儲器，即使在沒有供電時其也可以保持其存儲的信息。可以以動態隨機存取存儲器(DRAM)、靜態隨機存取存儲器(SRAM)、和/或通常稱為閃速存儲器的非易失性隨機存取存儲器(NVRAM)配置來實施RAM。

發明內容

本發明的實施例提供一種輔助電路，包括：分壓器電路，配置為將電源電壓分壓并且在所述分壓器電路的輸出處提供源極寫入線電壓；以及多個寫入線驅動器電路，每個寫入線驅動器電路配置為接收所述源極寫入線電壓，并根據控制所述每個寫入線驅動器電路的相應的獨立使能信號選擇性地將所述源極寫入線電壓應用于相應的寫入線。

本發明的另一實施例提供一種存儲器系統，該系統包括多個存儲器單元，每個存儲器單元包括：雙穩態鎖存器，存儲邏輯狀態；以及傳輸晶體管，所述傳輸晶體管耦合在所述雙穩態鎖存器和位線之間，其中，所述傳輸晶體管配置為響應于控制所述傳輸晶體管的寫入線電壓，選擇性地將所述邏輯狀態輸出至所述位線；以及該系統還包括讀輔助電路，所述讀輔助電路被配置為提供多條寫入線上的多個寫入線電壓，每條寫入線連接至所述多個存儲器單元中的相應存儲器單元的相應傳輸晶體管的柵極，所述讀輔助電路包括：分壓器電路，所述分壓器電路響應于主使能信號，并被配置為響應于被所述主使能信號使能的讀輔助，將電源電壓分壓并且在所述分壓器電路的輸出處提供源極寫入線電壓；以及所述所述讀輔助電路包括多個寫入線驅動器電路，所述多個寫入線驅動器電路與所述多個存儲器單元相對應，每個寫入線驅動器電路配置為接收所述源極寫入線電壓并且根據控制所述每個寫入線驅動器電路的相應的獨立使能信號而選擇性地將所述源極寫入線電壓應用于所述多條寫入線中的相應寫入線。

本發明的又一實施例提供一種在讀取操作期間將讀輔助提供給多個存儲器單元的方法，包括：接收主使能信號；確定指示讀輔助的所述主使能信號是否可用于所述多個存儲器單元；響應于確定所述讀輔助可用于所述多個存儲器單元，將電源電壓分壓以生成源極寫入線電壓；根據與所述多個存儲器單元中的子集相關聯的相應的獨立使能信號，基于所述源極寫入線電壓而生成用于所述多個存儲器單元中的所述子集的一個或多個寫入線電壓；以及基于所述相應的獨立使能信號，將所述一個或多個寫入線電壓應用于所述多個存儲器單元的所述子集，以在所述讀取操作期間使能所述多個存儲器單元的所述子集以用于讀輔助。

本發明涉及用于SRAM的變化包容的讀輔助電路。

附圖說明

當結合附圖進行閱讀時，根據以下詳細的描述來更好地理解本發明的各個方面。注意，根據工業的標準實踐，各個部件沒有按比例繪制。實際上，為了討論的清楚，可以任意地增加或減小各個部件的尺寸。

圖1A示出了根據根據本公開的示例性實施例的讀輔助電路。

圖1B示出了根據本公開的示例性實施例的與讀輔助電路相關聯的各種時序圖。

圖2示出了根據本公開的示例性實施例的包括讀輔助的存儲器系統。

圖3示出了根據本公開的第二示例性實施例的讀輔助電路。

圖4示出了根據本公開的第三示例性實施例的讀輔助電路。