[發明專利]存儲器結構及其形成方法

有效

• 申請號: 201910572544.8
• 申請日: 2019-06-28
• 公開（公告）號: CN110265396B
• 公開（公告）日: 2023-07-14
• 發明（設計）人: 譚經綸
• 申請（專利權）人: 芯盟科技有限公司
• 主分類號: H10B12/00
• 分類號: H10B12/00
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 徐文欣

一種存儲器及其形成方法，結構包括：襯底，所述襯底包括相對的第一面和第二面，所述襯底包括有源區和位于有源區周圍的隔離結構；位于有源區第一面表面的柵極結構；分別位于所述柵極結構兩側有源區內的源摻雜區和漏摻雜區；位于所述襯底第一面上的電容結構，所述電容結構與所述源摻雜區電連接；位于所述隔離結構內和所述襯底第一面上的字線結構，所述字線結構與所述柵極結構頂部電連接；位于所述襯底內的位線結構，所述位線結構與所述漏摻雜區電連接。所述存儲器占用的面積縮小，提高了器件的集成度。

技術領域

本發明涉及半導體制造領域，尤其涉及一種存儲器的結構及其形成方法。

背景技術

隨著半導體技術的不斷發展，具備存儲功能的半導體器件具有愈發重要的地位。

現有的各種半導體存儲器件通常包括：靜態隨機存儲器(Static?Random?AccessMemory，SRAM)、閃存(Flash?Memory)以及動態隨機存儲器(Dynamic?Random?AccessMemory，DRAM)等。其中，動態隨機存儲器是一種常用作為系統內存的存儲器，具有廣泛的應用場合。

然而，現有的動態隨機存儲器所占用的面積較大，不利于半導體技術的微小化和集成化的發展需求。

發明內容

本發明解決的技術問題是提供一種存儲器結構及其形成方法，所述存儲器結構具有較小的空間占用面積以及較高的集成度。

為解決上述技術問題，本發明技術方案提供一種存儲器，包括：襯底，所述襯底包括相對的第一面和第二面，所述襯底包括有源區和位于有源區周圍的隔離結構；位于有源區第一面表面的柵極結構；分別位于所述柵極結構兩側有源區內的源摻雜區和漏摻雜區；位于所述襯底第一面上的電容結構，所述電容結構與所述源摻雜區電連接；位于所述隔離結構內和所述襯底第一面上的字線結構，所述字線結構與所述柵極結構頂部電連接；位于所述襯底內的位線結構，所述位線結構與所述漏摻雜區電連接。

可選的，所述字線結構包括位于柵極結構頂部的第一導電插塞、位于隔離結構內的字線層、位于字線層表面的第二導電插塞以及連接第一導電插塞和第二導電插塞的導電層。

可選的，所述第一導電插塞、所述第二導電插塞、所述導電層以及所述字線層的材料包括金屬；所述金屬包括銅、鎢、鋁、鈦、氮化鈦和鉭中的一種或多種組合。

可選的，所述位線結構包括與漏摻雜區電連接的第三導電插塞以及位于第三導電插塞表面的位線層。

可選的，所述第三導電插塞和所述位線層的材料包括金屬，所述金屬包括銅、鎢、鋁、鈦、氮化鈦和鉭中的一種或多種組合。

可選的，所述電容結構包括第一電極板、第二電極板以及位于第一電極板和第二電極板之間的介電層。

可選的，還包括：位于源摻雜區表面的第四導電插塞，所述第四導電插塞與所述電容結構電連接。

可選的，所述第一電極板和第二電極板的材料包括金屬，所述金屬包括銅、鎢、鋁、鈦、氮化鈦和鉭中的一種或多種組合；所述介電層材料的介電常數大于3.9，所述介電層的材料包括氧化鉿或氧化鋁。

可選的，所述漏摻雜區的部分側壁與所述隔離結構的部分側壁相接觸；所述源摻雜區的部分側壁與所述隔離結構的部分側壁相接觸。

可選的，所述柵極結構包括：位于襯底第一面表面的柵介質層、以及位于柵介質層表面的柵極層；所述字線結構與所述柵極層頂部電連接。

可選的，還包括：位于所述襯底第一面表面的介質層；所述柵極結構、電容結構和部分字線結構位于所述介質層內。