[發明專利]增強半導體蝕刻能力的方法

有效

• 申請號: 201910567610.2
• 申請日: 2019-06-27
• 公開（公告）號: CN110265290B
• 公開（公告）日: 2020-06-30
• 發明（設計）人: 楊登亮;焦圣杰
• 申請（專利權）人: 英特爾半導體（大連）有限公司;英特爾公司
• 主分類號: H01L21/027
• 分類號: H01L21/027;H01L27/11551;H01L21/3105;H01L21/3115
• 代理公司: 北京永新同創知識產權代理有限公司 11376
• 代理人: 林錦輝;劉景峰

本發明提供一種用于增強半導體圖案蝕刻能力的方法，包括：在半導體核心結構上沉積掩模層，其中該核心結構包括半導體襯底以及位于該半導體襯底之上的待形成圖案的半導體堆疊層，其中所述掩模層沉積在所述堆疊層之上；通過離子注入在所述掩模層內摻雜離子，其中所述離子用于在蝕刻過程中鈍化所述掩模層上形成的圖案開孔的側壁以提高垂直方向上的蝕刻選擇性。

技術領域

本發明涉及半導體制造方法，具體涉及3D NAND制造過程中的新型工藝。

背景技術

3D NAND存儲器作為一種堆疊數據單元的技術提高了存儲容量，降低了每一數據位的存儲成本，已成為主流的存儲技術。典型的3D NAND存儲器包括襯底以及在襯底中心區域形成的多個堆疊層。通過對堆疊層進行多晶硅溝道刻蝕來形成溝道通孔并進一步完成柵極以及金屬互連，最終完成3D NAND存儲器芯片。圖1示出3D NAND半導體結構蝕刻過程中的一個示例性結構，如圖所示，該半導體結構包括核心結構，該核心結構包括襯底102以及在襯底上沉積的一系列堆疊層104。該半導體結構還包括在堆疊層之上沉積的硬掩模層200，其中在硬掩模層200上已經光刻有圖案開孔。可以看到，通常由于3D架構下堆疊層104具有很高的高寬比，因此在對蝕刻過程中，需要增加掩模層200的厚度以滿足蝕刻的技術要求，并因此增加了在掩模上開孔的難度，例如圖案開孔的側壁輪廓會有不期望的彎曲發生，進而會影響到下方的半導體核心結構上溝道開孔的質量，因此將造成良品率下降。

現有技術中通常采用在掩模層200的組成成分中摻雜雜質，通過改變掩模層成分來改變掩模層的模系數，進而改變了整個掩模層的屬性，從而減少例如輪廓彎曲的發生可能性。然而這個方案帶來了二個問題：一是會改變預先設計的掩模層對蝕刻的選擇性，因此需要小心設計掩模層的成分構成及比例等；二是掩模層屬性的變化必然導致工藝過程的變化及工藝設備的修改，因此既增加了復雜性，也帶來的時間與費用上的成本上升。而且，在在掩模層的組成成分中整體摻雜雜質也會造成雜質的不必要的浪費，這是因為雜質價值體現在發生刻蝕之處以便增加刻蝕阻擋效果，避免發生側蝕，而對于非刻蝕之處則不具有任何意義。

發明內容

本發明提出一種改進的工藝，在不改變掩模層的成份、因此進而不改變掩模層的沉積工藝的情況下，可實現雜質離子的精準注入，在改善掩模層中圖案開孔的側壁應力強度的同時，提高垂直方向上的蝕刻選擇性，從而避免了側壁輪廓發生彎曲現象，從而可有效地提高半導體器件的良品率。

按照本發明的一個方面，提供一種用于增強半導體圖案蝕刻能力的方法，包括：在半導體核心結構上沉積掩模層，其中該核心結構包括半導體襯底以及位于該半導體襯底之上的待形成圖案的半導體堆疊層，其中所述掩模層沉積在所述堆疊層之上；通過離子注入將預定劑量的摻雜離子注入到所述掩模層內預定注入深度以便鈍化在蝕刻過程中在所述掩模層上形成的圖案開孔的側壁并提高垂直方向上的蝕刻選擇性。

按照本發明的一個方面，提供一種用于增強半導體圖案蝕刻能力的方法，包括：在半導體核心結構上沉積掩模層，其中該核心結構包括半導體襯底以及位于該半導體襯底之上的待形成圖案的半導體堆疊層，其中所述掩模層沉積在所述堆疊層之上；在所述掩模層之上沉積用于防止駐波效應的介電抗反射涂層(DARC)；通過離子注入將第一注入劑量的摻雜離子注入所述DARC層內第一注入深度處，其中所述第一注入劑量與第一注入深度被設定以使得在所述DARC層內注入的摻雜離子可滲透進入所述掩模層。

附圖說明

附圖僅用于示出優選實施方式的目的，而并不認為是對本發明的限制。而且在整個附圖中，用相同的參考符號表示相同的部件。在附圖中：

圖1示意性示出了蝕刻過程中的半導體結構立體視圖；

圖2A示意性示出了根據一個實施例的蝕刻過程中的對應的半導體結構平面視圖；

圖2B示意性示出了形成圖2A中的半導體結構的方法流程圖；