[發明專利]增強半導體蝕刻能力的方法

有效

• 申請號: 201910567610.2
• 申請日: 2019-06-27
• 公開（公告）號: CN110265290B
• 公開（公告）日: 2020-06-30
• 發明（設計）人: 楊登亮;焦圣杰
• 申請（專利權）人: 英特爾半導體（大連）有限公司;英特爾公司
• 主分類號: H01L21/027
• 分類號: H01L21/027;H01L27/11551;H01L21/3105;H01L21/3115
• 代理公司: 北京永新同創知識產權代理有限公司 11376
• 代理人: 林錦輝;劉景峰

1.一種用于增強半導體圖案蝕刻能力的方法，包括：

在半導體核心結構上沉積掩模層，其中該核心結構包括半導體襯底以及位于該半導體襯底之上的待形成圖案的半導體堆疊層，其中所述掩模層沉積在所述堆疊層之上；

通過離子注入將預定劑量的摻雜離子注入到所述掩模層內預定注入深度處以便鈍化在蝕刻過程中在所述掩模層上形成的圖案開孔的側壁并提高垂直方向上的蝕刻選擇性；

其中所述掩模層至少包括第一段與至少一個第二段，所述方法進一步包括：

在所述半導體核心結構上首先沉積所述掩模層的第一段；

在沉積所述第一段之后，通過離子注入將第一注入劑量的摻雜離子注入在所述第一段內第一注入深度處；

在經過摻雜的第一段之上繼續沉積所述掩模層的所述至少一個第二段，以及

在所述至少一個第二段沉積完成后，通過離子注入將第二注入劑量的所述摻雜離子注入在所述至少一個第二段內的第二注入深度處。

2.如權利要求1的方法，其中，所述第一注入劑量與第二注入劑量不同，并且所述第一注入深度與第二注入深度不同。

3.如權利要求1或2的方法，進一步包括：

在所述掩模層之上形成用于防止駐波效應的介電抗反射涂層；

通過離子注入將第三注入劑量的摻雜離子注入所述介電抗反射涂層內第三深度處，其中所述第三注入劑量與第三深度被設定以使得在所述介電抗反射涂層內注入的摻雜離子可滲透進入所述掩模層。

4.如權利要求1的方法，其中，所述預定劑量和預定注入深度是基于所述堆疊層的高寬比確定的。

5.如權利要求1的方法，其中控制所述預定劑量以使得在包含所述摻雜離子的掩模層的部分區域內不會發生過硬化。

6.如權利要求1的方法，其中所述預定注入深度被設定為靠近所述掩模層與所述堆疊層的交界處，同時控制所述預定劑量以便所述摻雜離子不擴散到所述堆疊層。

7.如權利要求1或2的方法，其中所摻雜離子包括碳、硼、鎢、氮或磷之一。

8.一種用于增強半導體圖案蝕刻能力的方法，包括：

在半導體核心結構上沉積掩模層，其中該核心結構包括半導體襯底以及位于該半導體襯底之上的待形成圖案的半導體堆疊層，其中所述掩模層沉積在所述堆疊層之上；

在所述掩模層之上沉積用于防止駐波效應的介電抗反射涂層；

通過離子注入將第一注入劑量的摻雜離子注入所述介電抗反射涂層內第一注入深度處，其中所述第一注入劑量與第一注入深度被設定以使得在所述介電抗反射涂層內注入的摻雜離子可滲透進入所述掩模層；

穿過所述介電抗反射涂層，通過離子注入將不同注入劑量的摻雜離子分別注入在所述掩模層內不同注入深度處，其中所述不同注入劑量和不同注入深度是基于所述堆疊層的高寬比確定的。

9.如權利要求8的方法，進一步包括：穿過所述介電抗反射涂層，通過離子注入將第二注入劑量的摻雜離子注入所述掩模層內第二注入深度處。

10.如權利要求9的方法，其中所述第二注入深度被設定為靠近所述掩模層與所述堆疊層的交界處，同時控制所述第二注入劑量以便所述摻雜離子不擴散到所述堆疊層。

11.如權利要求8-10之一的方法，其中所述離子包括碳、硼、鎢、氮或磷之一。