[發明專利]一種大數據處理裝置

在審

• 申請號: 201910564531.6
• 申請日: 2019-06-27
• 公開（公告）號: CN110134641A
• 公開（公告）日: 2019-08-16
• 發明（設計）人: 胡小春;蔣曹清
• 申請（專利權）人: 廣西財經學院
• 主分類號: G06F15/82
• 分類號: G06F15/82;G06F15/167
• 代理公司: 荊門市森皓專利代理事務所(普通合伙) 42253
• 代理人: 王青松

1.一種大數據處理裝置，其特征在于，所述裝置由存儲器IP_ram_mean:IP_ram_mean_inst1、存儲器IP_ram_mean:IP_ram_mean_inst2、寄存器wren_IP_ram_mean1PRE、寄存器wren_IP_ram_mean2PRE、數據選擇器wren_IP_ram_mean1、數據選擇器wren_IP_ram_mean2、寄存器mean_rdaddress[12:0]、數據選擇器mean_rdaddress~[12:0]、比較器Equal0、加法器Add0、求余器Mod1、求余器Mod0、數據輸出選擇器mean_data_Out~[31:0]、數據輸出寄存器mean_data_Out[0]~reg[31:0]組成； 存儲器IP_ram_mean:IP_ram_mean_inst1和存儲器IP_ram_mean:IP_ram_mean_inst2的地址線均連接至寄存器mean_rdaddress[12:0]的輸出端Q；存儲器IP_ram_mean:IP_ram_mean_inst1和存儲器IP_ram_mean:IP_ram_mean_inst2的數據輸入端均與本裝置外部數據輸入端mean_data_In[31:0]相連接；存儲器IP_ram_mean:IP_ram_mean_inst1的使能端wren連接寄存器wren_IP_ram_mean1PRE的輸出端Q，存儲器IP_ram_mean:IP_ram_mean_inst2的使能端wren連接寄存器wren_IP_ram_mean2PRE的輸出端Q；寄存器wren_IP_ram_mean1PRE的數據輸入端D連接數據選擇器wren_IP_ram_mean1的輸出端，寄存器wren_IP_ram_mean2PRE的數據輸入端D連接數據選擇器wren_IP_ram_mean2的輸出端；數據選擇器wren_IP_ram_mean1的輸入端0連接寄存器wren_IP_ram_mean1PRE的輸出端Q，數據選擇器wren_IP_ram_mean1的輸入端1經反向器連接寄存器wren_IP_ram_mean1PRE的輸出端Q；數據選擇器wren_IP_ram_mean2的輸入端0連接寄存器wren_IP_ram_mean2PRE的輸出端Q，數據選擇器wren_IP_ram_mean2的輸入端1經反相器連接寄存器wren_IP_ram_mean2PRE的輸出端Q；數據選擇器wren_IP_ram_mean1和數據選擇器wren_IP_ram_mean2的數據選擇端連接比較器Equal0的輸出端OUT；比較器Equal0的輸入端A連接寄存器mean_rdaddress[12:0]的輸出端Q，比較器Equal0的輸入端B連接常數Equal0_k；寄存器mean_rdaddress[12:0]的數據輸入端連接數據選擇器mean_rdaddress~[12:0]的輸出端；數據選擇器mean_rdaddress~[12:0]的輸入端0連接加法器Add0的輸出端，數據選擇器mean_rdaddress~[12:0]的輸入端1連接常數selector_0；加法器Add0的數據輸入端B連接常數ADD_1，加法器Add0的數據輸入端A連接寄存器mean_rdaddress[12:0]的輸出端Q；求余器Mod1的數據輸入端A連接存儲器IP_ram_mean:IP_ram_mean_inst1的數據輸出端Q，求余器Mod0的數據輸入端A連接存儲器IP_ram_mean:IP_ram_mean_inst2的數據輸出端Q，求余器Mod1的數據輸入端B和余器Mod0的數據輸入端B均連接外部數據輸入端mean_data_In2；數據輸出選擇器mean_data_Out~[31:0]的輸入端0連接求余器Mod1的數據輸出端OUT，數據輸出選擇器mean_data_Out~[31:0]的輸入端1連接求余器Mod0的數據輸出端OUT，數據輸出選擇器mean_data_Out~[31:0]的數據選擇輸入端連接寄存器wren_IP_ram_mean1PRE的輸出端Q；數據輸出選擇器mean_data_Out~[31:0]的數據輸出端連接數據輸出寄存器mean_data_Out[0]~reg[31:0]數據輸入端D，數據輸出寄存器mean_data_Out[0]~reg[31:0]的數據輸出端Q連接本裝置的外部數據輸出端mean_data_Out[31:0]； 寄存器wren_IP_ram_mean2PRE、寄存器mean_rdaddress[12:0]、數據輸出寄存器mean_data_Out[0]~reg[31:0]的異步清零端CLR均連接本裝置的外部復位信號端reset_n；寄存器wren_IP_ram_mean1PRE的異步置1端PRE連接本裝置的外部復位信號端reset_n； 存儲器IP_ram_mean:IP_ram_mean_inst1和存儲器IP_ram_mean:IP_ram_mean_inst2的時鐘主頻端clock連接頻率信號端clk，用于控制內部運行主頻；所有寄存器的時鐘主頻端CLK均連接外部設備主頻信號端mean_da_5543_done，作為外部主頻。