[發(fā)明專利]半導體器件及其形成方法

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• 申請?zhí)枺?/td>: 201910555984.2
• 申請日: 2019-06-25
• 公開（公告）號: CN112133633A
• 公開（公告）日: 2020-12-25
• 發(fā)明（設計）人: 王楠
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司;中芯國際集成電路制造(北京)有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336
• 代理公司: 北京集佳知識產(chǎn)權代理有限公司 11227
• 代理人: 吳敏

本發(fā)明提供一種半導體器件以及形成方法，包括：提供襯底，所述襯底上形成有鰭部；所述鰭部包括切割區(qū)鰭部和非切割區(qū)鰭部；在所述襯底上形成偽柵結構，所述偽柵結構橫跨所述鰭部；去除所述偽柵結構未覆蓋的所述切割區(qū)鰭部；本發(fā)明的形成方法能夠保證去除切割區(qū)鰭部的準確性，從而使得形成的半導體器件的質量得到提高；這是由于在襯底上形成偽柵結構之后，偽柵結構對覆蓋的非切割區(qū)鰭部起到保護的作用，從而使得非切割區(qū)鰭部不會被除掉，保證不會出現(xiàn)非切割區(qū)鰭部被去除或者切割區(qū)鰭部沒有完全被去除的現(xiàn)象，確保了形成鰭部圖形的準確性，使得形成的半導體器件的性能和穩(wěn)定性得到提高。

技術領域

本發(fā)明涉及半導體制造技術領域，尤其涉及一種半導體器件及其形成方法。

背景技術

隨著半導體制造技術的飛速發(fā)展，半導體器件朝著更高的元件密度，以及更高的集成度的方向發(fā)展。器件作為最基本的半導體器件，目前正被廣泛應用，傳統(tǒng)的平面器件對溝道電流的控制能力變弱，產(chǎn)生短溝道效應而導致漏電流，最終影響半導體器件的電學性能。

為了克服器件的短溝道效應，抑制漏電流，現(xiàn)有技術提出了鰭式場效應晶體管(Fin FET)，鰭式場效應晶體管是一種常見的多柵器件，鰭式場效應晶體管的結構包括：位于半導體襯底表面的鰭部和隔離結構，所述隔離結構覆蓋部分所述鰭部的側壁，位于襯底上且橫跨鰭部的柵極結構；位于所述柵極結構兩側的鰭部內的源區(qū)和漏區(qū)。

隨著對高容量的半導體存儲裝置需求的日益增加，半導體器件的集成密度受到人們的關注，為了增加半導體器件的集成密度，自對準雙圖案技術(SADP)被廣泛應用于鰭式場效應晶體管器件制造工藝來制備更小節(jié)點的半導體器件，已被證實可以提供更小的過程波動。

然而，隨著半導體器件的尺寸縮小，器件密度的提高，所形成的鰭式場效應晶體管的性能不穩(wěn)定。

發(fā)明內容

本發(fā)明解決的問題是提供一種半導體器件及其形成方法，使得形成的半導體器件具有穩(wěn)定的性能。

為解決上述問題，本發(fā)明提供半導體器件的形成方法，包括：提供襯底，所述襯底上形成有鰭部；所述鰭部包括切割區(qū)鰭部和非切割區(qū)鰭部；在所述襯底上形成偽柵結構，所述偽柵結構橫跨所述鰭部；去除所述偽柵結構未覆蓋的所述切割區(qū)鰭部。

可選的，形成所述偽柵結構的步驟包括：在所述襯底上形成初始偽柵結構；在所述初始偽柵結構上形成分立排布的芯層；在所述芯層的側壁上形成犧牲側墻；以所述犧牲側墻和所述芯層為掩膜，刻蝕所述犧牲側墻兩側的所述初始偽柵結構，直至暴露出所述切割區(qū)鰭部和部分所述非切割區(qū)鰭部。

可選的，除所述偽柵結構未覆蓋的所述切割區(qū)鰭部之后，還包括：去除所述芯層以及所述芯層覆蓋的所述偽柵結構，直至暴露出所述非切割區(qū)鰭部，形成第一偽柵結構和第二偽柵結構；去除所述犧牲側墻。

可選的，所述非切割區(qū)鰭部上的所述第一偽柵結構形成上拉晶體管。

可選的，去除所述偽柵結構未覆蓋的所述切割區(qū)鰭部之前，還包括：在暴露出的部分所述非切割區(qū)鰭部上、所述芯層上以及所述犧牲側墻上形成光刻膠層，所述光刻膠層的開口暴露出所述切割區(qū)鰭部。

可選的，去除所述偽柵結構未覆蓋的所述切割區(qū)鰭部之后，采用灰化或者刻蝕工藝去除所述光刻膠層。

可選的，所述芯層的材料包括無定形硅、無定形碳、氮化硅、氧化硅中的一種或多種。

可選的，在所述初始偽柵結構上形成分立排布的芯層之前，還包括形成硬掩膜層，所述硬掩膜層位于所述初始偽柵結構的表面上。

可選的，去除所述芯層以及所述芯層覆蓋的所述偽柵結構，直至暴露出所述非切割區(qū)鰭部，形成第一偽柵結構和第二偽柵結構之前，還包括：在暴露出的部分所述非切割區(qū)鰭部上以及襯底上形成底部抗反射層。

可選的，采用化學氣相沉積法或者原子層沉積法或物理氣相沉積法形成所述芯層的材料。