[發(fā)明專利]半導體元件的制造方法

有效

• 申請?zhí)枺?/td>: 201910553458.2
• 申請日: 2019-06-25
• 公開（公告）號: CN110660841B
• 公開（公告）日: 2023-03-21
• 發(fā)明（設(shè)計）人: 鄭鴻祥
• 申請（專利權(quán)）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L29/06
• 分類號: H01L29/06;H01L29/16;H01L27/092;H01L21/8228
• 代理公司: 北京律誠同業(yè)知識產(chǎn)權(quán)代理有限公司 11006
• 代理人: 徐金國

本文描述了包含鍺納米層片的元件。本文亦描述了用于形成此類鍺納米層片的方法和包括此類鍺納米層片的元件。

技術(shù)領(lǐng)域

本揭露是關(guān)于半導體制程的方法，尤其是關(guān)于形成鍺納米層片的方法。

背景技術(shù)

晶體管為集成電路的構(gòu)建區(qū)塊。越快的開關(guān)速度需要越高的驅(qū)動電流，此會縮短晶體管的柵極長度。較短的柵極長度導致不期望的“短通道效應(yīng)”，在該效應(yīng)中柵極的電流控制功能受到損害。已經(jīng)開發(fā)了各種架構(gòu)(諸如鰭式場效晶體管和納米線)來允許更短的柵極長度，例如通過克服短通道效應(yīng)。作為改善對通道的靜電控制的另一步驟，已經(jīng)開發(fā)了具有圍繞半導體通道的柵極部分的晶體管。

發(fā)明內(nèi)容

本揭露的一態(tài)樣是提供一種半導體元件的制造方法，此方法包括以下步驟：在一基板上接收一晶圓，晶圓包括一交替半導體層堆疊，交替半導體層堆疊包括多個交替第IV族半導體層和多個鍺層；對交替半導體層堆疊塑形，以具有一第一墊、一第二墊以及一窄部分，窄部分在第一墊和第二墊之間；通過移除所述多個第IV族半導體層的窄部分來形成多個鍺納米層片；以及沉積一介電質(zhì)材料，介電質(zhì)材料圍繞各個鍺納米層片中的至少一部分。

本揭露的另一態(tài)樣是提供一種半導體組件的制造方法，包括以下步驟：形成堆疊，堆疊包括第一層的第IV族半導體層，在基板上，第二層的鍺層，在第一層上，第三層的第IV族半導體層，在第二層上，以及第四層的鍺層，在第三層上，以及通過選擇性濕蝕刻第一層以及第三層的部分以暴露第二層的表面，以及通過選擇性濕蝕刻第三層的部分以暴露第四層的表面，分別形成第一納米層片以及第二納米層片。

本揭露的再一態(tài)樣是提供一種半導體組件的制造方法，包括以下步驟：沉積異質(zhì)結(jié)構(gòu)于基板上，異質(zhì)結(jié)構(gòu)具有交替的(i)第IV族半導體層，第IV族半導體層包含錫，以及(ii)鍺層；對異質(zhì)結(jié)構(gòu)進行塑形以形成第一墊、第二墊和窄部分，窄部分介于第一墊以及第二墊之間；以及移除第IV族半導體層的窄部分以形成多個鍺納米層片。

附圖說明

當結(jié)合附圖閱讀時，從以下詳細描述可以最好地理解本揭露的各方面。應(yīng)注意，根據(jù)行業(yè)中的標準實踐，各種特征未按比例繪制。實際上，為了論述的清楚性，可以任意地增大或縮小各種特征的尺寸。

圖1繪示根據(jù)一些實施例的用于形成本揭露的元件的方法的一個步驟；

圖2繪示根據(jù)一些實施例的用于形成本揭露的元件的方法的一個步驟；

圖3繪示根據(jù)一些實施例的用于形成本揭露的元件的方法的一個步驟；

圖4繪示根據(jù)一些實施例的用于形成本揭露的元件的方法的一個步驟；

圖5A和圖5B繪示根據(jù)一些實施例的用于形成本揭露的元件的方法的一個步驟；

圖6繪示根據(jù)一些實施例的用于形成本揭露的元件的方法的一個步驟；

圖7繪示根據(jù)一些實施例的用于形成本揭露的元件的方法的一個步驟；

圖8繪示根據(jù)一些實施例的用于形成本揭露的元件的方法的一個步驟；

圖9繪示根據(jù)一些實施例的用于形成本揭露的元件的方法的一個步驟；

圖10繪示根據(jù)一些實施例的用于形成本揭露的元件的方法的一個步驟；

圖11繪示根據(jù)一些實施例的本揭露的元件；

圖12繪示根據(jù)一些實施例的用于形成本揭露的元件的方法的一個步驟；

圖13繪示根據(jù)一些實施例的用于形成本揭露的元件的方法的一個步驟；

圖14繪示根據(jù)一些實施例的用于形成本揭露的元件的方法的一個步驟；

圖15繪示根據(jù)一些實施例的用于形成本揭露的元件的方法的一個步驟；