[發明專利]半導體結構及其形成方法

在審

• 申請號: 201910533641.6
• 申請日: 2019-06-19
• 公開（公告）號: CN112117191A
• 公開（公告）日: 2020-12-22
• 發明（設計）人: 張青淳
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司;中芯國際集成電路制造(北京)有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/10;H01L29/78
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 吳敏

一種半導體結構及其形成方法，形成方法包括：提供襯底及凸出于所述襯底的鰭部；在所述襯底上形成隔離層，所述隔離層覆蓋所述鰭部的部分側壁；在所述隔離層露出的所述鰭部側壁上形成側墻；在所述隔離層覆蓋的所述鰭部側壁上形成氧化層；去除所述側墻。本發明有助于減少漏電流，改善半導體結構的電學性能。

技術領域

本發明涉及半導體制造技術領域，尤其涉及一種半導體結構及其形成方法。

背景技術

在半導體制造中，隨著集成電路特征尺寸持續減小，MOSFET的溝道長度也相應不斷縮短。然而，隨著器件溝道長度的縮短，器件源極與漏極之間的距離也隨之縮短，導致柵極對溝道的控制能力變差，短溝道效應(SCE：short-channel effects)更容易發生。

鰭式場效應晶體管(FinFET)在抑制短溝道效應方面具有突出的表現，FinFET的柵極至少可以從兩側對鰭部進行控制，因而與平面MOSFET相比，FinFET的柵極對溝道的控制能力更強，能夠很好的抑制短溝道效應。

但是，現有技術中半導體結構的性能仍有待提高。

發明內容

本發明解決的問題是提供一種半導體結構及其形成方法，有助于減少漏電流，改善半導體結構的電學性能。

為解決上述問題，本發明提供一種半導體結構的形成方法，包括：提供襯底及凸出于所述襯底的鰭部；在所述襯底上形成隔離層，所述隔離層覆蓋所述鰭部的部分側壁；在所述隔離層露出的所述鰭部側壁上形成側墻；在所述隔離層覆蓋的所述鰭部側壁上形成氧化層；去除所述側墻。

可選的，對所述隔離層覆蓋的所述鰭部側壁進行熱氧化處理，形成所述氧化層。

可選的，所述熱氧化處理工藝的工藝溫度大于或等于800℃。

可選的，所述隔離層的材料為氧化硅。

可選的，所述側墻的材料為氮化硅或氮氧化硅。

可選的，形成所述隔離層前，還包括：在所述鰭部頂部形成硬掩膜層；去除所述側墻后，還包括：去除所述硬掩膜層。

可選的，形成所述側墻的工藝步驟包括：在所述隔離層頂部、所述鰭部側壁、所述硬掩膜層頂部及側壁上形成側墻膜；去除位于所述隔離層頂部及所述硬掩膜層頂部上的所述側墻膜，形成所述側墻。

可選的，去除所述硬掩膜層后，還包括：在所述隔離層露出的所述鰭部頂部及側壁上形成柵氧化層。

可選的，形成所述柵氧化層后，還包括：在所述柵氧化層上形成偽柵，所述偽柵橫跨所述鰭部；在所述偽柵兩側的所述鰭部內形成源漏摻雜層；去除所述偽柵；去除所述柵氧化層。

可選的，去除所述柵氧化層過程中，還包括：去除部分厚度所述隔離層。

相應的，本發明還提供一種半導體結構，包括：襯底；鰭部，凸出于所述襯底；隔離層，位于所述襯底上，所述隔離層覆蓋所述鰭部的部分側壁；氧化層，位于所述隔離層覆蓋的所述鰭部側壁上。

與現有技術相比，本發明的技術方案具有以下優點：

在所述襯底上形成隔離層，所述隔離層覆蓋所述鰭部的部分側壁，即所述隔離層露出所述鰭部的其余部分側壁。在所述隔離層露出的所述鰭部側壁上形成側墻，在后續形成氧化層的工藝中，所述側墻能夠對所述隔離層露出的所述鰭部側壁起到保護作用，防止所述隔離層露出的所述鰭部側壁被氧化。形成所述側墻后，在所述隔離層覆蓋的所述鰭部側壁上形成氧化層。在形成所述氧化層的工藝中，氧氣滲入所述隔離層，進而氧化所述鰭部側壁，使得在垂直于所述鰭部延伸方向上，所述隔離層覆蓋的所述鰭部的寬度變窄。后續形成的金屬柵，所述隔離層覆蓋的所述鰭部的寬度變窄，有助于加強所述金屬柵對所述隔離層覆蓋的所述鰭部的控制效果，從而可減少漏電流，改善半導體結構的電學性能。

附圖說明