[發明專利]低觸發電壓、高ESD電路

在審

• 申請號: 201910532899.4
• 申請日: 2019-06-19
• 公開（公告）號: CN110349950A
• 公開（公告）日: 2019-10-18
• 發明（設計）人: 曹小強;李大剛;岑遠軍;彭蕭天
• 申請（專利權）人: 成都華微電子科技有限公司
• 主分類號: H01L27/02
• 分類號: H01L27/02
• 代理公司: 成都惠迪專利事務所(普通合伙) 51215
• 代理人: 劉勛

低觸發電壓、高ESD電路，本發明涉及模擬集成電路領域。本發明包括在PAD端到接地端之間順次串聯的第一P+摻雜區、第一N+摻雜區、第二P+摻雜區、第二N+摻雜區，第一N+摻雜區與觸發結構連接端形成電路連接，觸發結構連接端通過第一電阻與PAD端連接。本發明采用把SCR結構的控制端(柵極或基極)引出，連接到觸發結構上，通過觸發結構來觸發SCR結構觸發，解決了低觸發電壓和工藝移植問題。

技術領域

本發明涉及模擬集成電路領域。

背景技術

模擬集成電路中，為了滿足集成電路正常的生產、包裝、運輸等，IC芯片需要達到一定的ESD等級，通常要求達到GJB597B標準中ESD等級的2KV及以上。有些特殊器件，在系統應用中，會面臨更惡劣的環境，如EOS、浪涌突波等，GJB597B標準中2KV的ESD等級通常不能滿足要求，而要達到IEC61000-4-2中15KV的ESD等級，為了實現15KV ESD等級，常規芯片需要外加TVS或者壓敏電阻，才能達到這樣的目的。在集成電路中，也可通過集成SCR結構實現15KV ESD能力。

為了節省系統成本，提高芯片自身的可靠性，用戶對芯片的ESD等級也提出15KVESD等級要求。在《多功能電能表通信協議》中，就明確要求驅動器和接收器需要達到15KVESD及以上。

在現有的15KV ESD器件中，通常在芯片中集成了SCR結構，但SCR結構的工藝移植性不好、觸發電壓隨工藝變化較大。

發明內容

本發明所要解決的技術問題是：解決SCR結構工藝移植性問題，提供一種低觸發電壓、高ESD電路。

本發明解決所述技術問題采用的技術方案是，低觸發電壓、高ESD電路，其特征在于，包括在PAD端到接地端之間順次串聯的第一P+摻雜區、第一N+摻雜區、第二P+摻雜區、第二N+摻雜區，第一N+摻雜區與觸發結構連接端形成電路連接，觸發結構連接端通過第一電阻與PAD端連接。

或者，所述第二N+摻雜區通過順次串聯的第三P+摻雜區、第三N+摻雜區、第四P+摻雜區連接到接地端，第四P+摻雜區和接地端直接連接，第三N+摻雜區連接第二觸發結構連接端，第二觸發結構連接端通過第二電阻和接地端連接。

本發明采用把SCR結構的控制端(柵極或基極)引出，連接到觸發結構上，通過觸發結構來觸發SCR結構觸發，解決了低觸發電壓和工藝移植問題。

附圖說明

圖1為現有技術SCR結構示意圖。

圖2為現有技術正負耐壓SCR結構示意圖。

圖3為本發明低觸發電壓、正耐壓SCR結構的原理圖。

圖4為本發明低觸發電壓、正耐壓SCR結構的一種實現方式的結構圖。

圖5為本發明低觸發電壓、正負耐壓、SCR結構的原理圖。

圖6為本發明低觸發電壓、正負耐壓、SCR結構的一種實現方式的結構圖。

圖7為本發明低觸發電壓、正負耐壓、SCR結構的一種實現方式的結構圖。

圖8為典型的觸發結構的示意圖。

具體實施方式

參考圖1的兩種SCR結構，圖1(a)為傳統的SCR結構，觸發電壓由NWELL/P-SUB的擊穿電壓決定，雖然該結構的放電能力較大，但NWELL/P-SUB在CMOS工藝中通常在25V以上，而常規5V MOS器件的觸發電壓為13V左右，使得該結構難以有效保護內部器件。