[發明專利]陣列基板及制作方法

在審

• 申請號: 201910491312.X
• 申請日: 2019-06-06
• 公開（公告）號: CN110265406A
• 公開（公告）日: 2019-09-20
• 發明（設計）人: 胡小波
• 申請（專利權）人: 深圳市華星光電技術有限公司
• 主分類號: H01L27/12
• 分類號: H01L27/12;H01L21/77
• 代理公司: 深圳翼盛智成知識產權事務所(普通合伙) 44300
• 代理人: 黃威

本揭示提供一種陣列基板及制作方法。所述方法包括步驟S10：提供基板，在所述基板上沉積形成金屬層；步驟S20：圖案化所述金屬層，形成金屬走線；以及步驟S30：將所述基板放置于真空腔室，進行熱處理制程，對所述金屬走線進行重結晶處理。在金屬走線從熔融態重新結晶之后，組成金屬走線的金屬晶粒尺寸變大，所述金屬走線膜層的晶界和缺陷減少，從而減小電子在所述金屬走線傳輸過程中的散射程度，降低所述金屬走線的電阻率，提高所述金屬走線以及陣列基板的導電能力，由于金屬走線導電能力的提高，因而可以縮減形成所述金屬走線的金屬層厚度，減小金屬層對基板翹曲的硬性，提高物理氣相沉積機臺的生產效率。

技術領域

本發明涉及顯示技術領域，尤其涉及一種陣列基板及制作方法。

背景技術

隨著平板顯示技術的發展，人們對顯示裝置尺寸、分辨率和畫面刷新速率的追求越來越高，因此采用電阻率較低的銅取代電阻率較高的鋁成為趨勢。

金屬膜導電機理為內部存在大量自由電子，這些電子在電場力的作用下定向移動而形成電流，使金屬膜能夠導電。金屬導電能力主要取決于金屬原子對電子的束縛以及電子在傳送過程中在晶界和缺陷的散射。在薄膜晶體管(Thin Film Transistor,TFT)制作過程中，Cu膜一般采用物理氣相沉積(Physical Vapor Deposition,PVD)濺射的方式沉積形成，通過PVD所沉積形成薄膜晶體管以及陣列基板膜層多為多晶結構，并且存在較多的缺陷，導致現有薄膜晶體管以及陣列基板出現金屬走線電阻較大，導電能力較弱的問題。

綜上所述，現有陣列基板存在金屬走線電阻較大、導電能力較弱的問題。故，有必要提供一種陣列基板及制作方法來改善這一缺陷。

發明內容

本揭示實施例提供一種陣列基板及制作方法，用于解決現有陣列基板金屬走線電阻較大、導電能力較弱的問題。

本揭示實施例提供一種陣列基板的制作方法，包括：

步驟S10：提供基板，在所述基板上沉積形成金屬層；

步驟S20：圖案化所述金屬層，形成金屬走線；

步驟S30：將所述基板放置于真空腔室，進行熱處理制程，對所屬金屬走線進行重結晶處理。

根據本揭示一實施例，所述金屬層的材料包括Cu、Al或Mo或者Cu、Al和Mo中任意兩種或兩種以上金屬的合金。

根據本揭示一實施例，所述金屬層包括第一金屬層和第二金屬層，所述第一金屬層設置于所述基板上，所述第二金屬層設置于所述第一金屬層遠離所述基板的一側上。

根據本揭示一實施例，所述第一金屬層的材料為Mo，所述第一金屬層的厚度范圍為100A～1000A，所述第二金屬層的材料為Cu，所述第二金屬層的厚度范圍為1000A～10000A。

根據本揭示一實施例，所述步驟S30中，熱處理所述基板的溫度范圍為200℃～450℃。

根據本揭示一實施例，所述步驟S30中，熱處理所述基板的時間范圍為5分鐘～300分鐘。

根據本揭示一實施例，所述制作方法還包括：

步驟S40：在所述金屬層上依次沉積形成柵極絕緣層和半導體層；

步驟S50：在所述半導體層上沉積形成源漏電極層，并圖案化所述源漏電極層以形成源電極和漏電極；

步驟S60：將所述基板放置于真空腔室，進行熱處理制程，對所述源電極和所述漏電極進行重結晶處理；以及

步驟S70：在所述源電極、所述漏電極以及所述半導體層上沉積形成保護層以及像素電極層。

根據本揭示一實施例，所述步驟S10中，沉積所述金屬層的方法為物理氣相沉積。